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AD9361 data_clk始终存在相位噪声

Question asked by 西门吹猫 on Jul 31, 2017
Latest reply on Aug 1, 2017 by Vinod

我们现在配置AD9361,DATA CLK出现了一个问题。我需要的数据采样率为40MHz,端口模式为DUAL Port,数据速率为SDR。按照Evaluation Software生成的配置文件配置,得到的DATA_CLK频率正确,但是始终存在相位噪声,导致数据采样不准确。示波器采集的DATA_CLK信号如下:

配置 BB DC 和 TX QUANDRATE 校准的 DATA CLK

把DC Calibration和TX Quanture Calibration去掉之后,DATA_CLK的相位噪声较小。但是校准无法完成。

没有配置 BB DC 和 TX QUANDRATE 校准的 DATA CLK

按照原配置,DC校准能够完成。我想问下,为什么DC校准和TX Quanture校准会导致我DATA_CLK质量下降?

 

配置的文件见附件。

Outcomes