• Sinewave input to AD9515 and LVCMOS o/p

    Can I feed 200mVp-p Sinewave to AD9515 and get 45-55% dutycycle at LVCMOS o/p?

  • power consumption of the AD9515 with only one CMOS output

    The AD9515 datasheet is not clear enough for me to find its power consumption with a 50 MHz input and only one CMOS output at 50 MHz, the other outputs being off.  

  • 请教关于AD9515输出频率失真问题。

    我采用50MHz有源晶振为AD9515提供时钟源,可是其输出的LVPECL频率只有3MHz左右,请大家帮忙解答一下原因?S1~S10设置为00000010000。

  • 时钟芯片AD9515的CLK与CLKB这两个引脚接差分时钟时哪个接CLK+,哪个接CLK-,还是两个怎样接都无所谓?

    时钟芯片AD9515的CLK与CLKB这两个引脚接差分时钟时哪个接CLK+,哪个接CLK-,还是两个怎样接都无所谓?

    我看到AD9233的数据手册上是CLKB接的是CLK+,而CLK接的是CLK-,OUT0输出的是CLK-,而OUT0B输出的是CLK+

    但是我在PCB布线时发现这两个管脚扭着劲,能不能CLK+接CLK,CLKB接CLK-,OUT0输出CLK+,而OUT0B输出的是CLK-?

  • ad9515的out0 接200欧姆下拉到地,然后接隔直电容,接50欧姆到地。那么另外一端怎么处理啊。我也是200欧姆到

    ad9515的out0 接200欧姆下拉到地,然后接隔直电容,接50欧姆到地。那么另外一端怎么处理啊。我也是200欧姆到地,再隔直结了50欧姆电阻,测量的相噪很差。请行家解答

  • RE: Interfacing LVPECL to CMOS

    The AD9515 inputs are self biased as noted in Table 1 of the datasheet.  Therefore you can AC couple an LVDS input as you are showing.  Also, an LVDS signal meets the 150mVp-p sensitivity requirement of the AD9515 also listed in Table 1.   Therefore a differential…

  • RE: 关于高速AD差分时钟驱动的问题

    我看了下AD9515时钟芯片的spec,上面说的抖动特性是加性的,也就是说ad9515所产生的时钟抖动还是>=其时钟源的抖动?也就是说AD9515没有抖动消除的功能

  • AD9515BCPZ输出LVPECL电压很小

    如图,输入信号来自FPGA的一对差分信号,这里我们修改了R124 R125为50K,得到AD9515的输入信号为180mV;S0-S10的配置为 0 1 0 0 0 0 0 0 1/3 0 0 此时输出Vpp大约只有90mV,根据datasheet应该为790mV。在修改了C107为0 ohm,修改R126为1K 2K 4.3K,以及去掉后面的负载(负载为AD9076),得到输出Vpp有提高,但也只能到140mV左右。我们在配置S5-S6时,没有选择去关闭未使用的OUT1,不知道会不会对OUT0输出有影响…

  • 怎样启动和停止AD9233采样

    你好,ADI工程师;请教用FPGA控制AD9233,时钟芯片用AD9515;想请教的问题是:外部数字触发信号输入到FPGA,识别后,启动AD采样;这个启动AD9233是怎么操作的;是控制AD9515输出时钟吗?如果启动采样后,在采样点数到后;怎么停止采样,是不是禁止AD9515的时钟输出?谢谢!