6月26日に『電源設計の専門家になれるセミナー』を開催しましたが、大変多くの皆さまにご参加いただき、改めましてありがとうございました。「電源設計の要 『今さら位相補償、今こそ位相補償』」 Q&Aの時間内に回答できなかったご質問について、講師からの回答を掲載しますのでぜひ参考にしてください。
先程位相補償の質問で、「低周波数で位相が-180度より遅れる系」が昇圧コンバータだった、との事ですが、概略の回路図やブロック図でも教えて頂けませんでしょうか？低周波ゲインを高める際に周波数区間を限定したLag-Leadフィルタ（低域ブースト）を2次系の特性を有するプラントに付加したものかと推察しておりますが、成否を正して頂けませんでしょうか。また電源で低域ブーストを行っている例をデータシートででもご教示頂ければ幸いです。
過去の事例で詳細が不明ですし、お客様情報に関わる可能性もあり、詳細のご提示は致しかねます。また、低域ブーストをしているか否かは分かりませんが、いずれにしてもIC内の設計であり、情報は非開示です。ただ、低域ゲインに関しては、外部で可能な”位相補償”として、p.35でお話した通りです。
LTpowerCADでは、ナイキスト線図は確認できるのでしょうか？
プレゼン中にお伝えした通り、対応しておりません。
リニア電源で容量の指定がある場合はコンデンサの公称値で検討するのか？それともDCバイアス特性などを考慮した値で検討するのか教えていただけないでしょうか。
諸々のディレーティングを考慮した値とするべきです。
位相余裕の対策内容で、よく実施している内容を教えてください。
Coutは支配項ですが、他の要因によって決定される場合もあります。そこで、まずはp.34-p.35のRthとCthを最初に使用します。それだけでは難しい場合はCffを、そしてノイズ対策が必要な場合はCthpを使用します。
PM=10degでも、問題がないと判定できるケースはありますか？
少なくともお客様が関わる量産案件では、PM=10°で問題なしとしたケースはありません。
ナイキスト線図に対する判定①～③のうち、②と③が理解できませんでした…
①ループT(jω)の軌跡が周波数の増加に伴って臨界点を時計回りに取り囲まない、②単位円と交わる前に実軸と交差しない、③負の位相角で単位円と交差しない、となります。基本は①です。
ボード線図でシステムの安定性がわかりにくい場合に、視覚的に判断しやすいナイキスト線図で判断を行う、と考えればよいですか？その際のナイキスト線図の安定性判断は①臨界点を時計回りに囲わないこと。あと2つはなんだったでしょうか？
ご理解の通りです。
本日の講義内容と離れてしまい申し訳ありません。位相補償をLT-SPICEで解析したいと考えております。今、位相を確認するためには、トランスの部品登録がネックになっています。位相のみに着目した場合、LT-SPICEに登録すべきトランスのパラメータを教えていただけませんでしょうか。
LTspiceでは”LTspiceXVII\examples\Educational”にTransformerの例が掲載されております。また、"LTspice トランス"でWEB検索して頂くと、一般の方々による多くの丁寧な説明もございますので、ご参照ください。
位相補償の調整説明されたツールをいただくことはできますでしょうか？
LTpowerCADのことでしたら、当社ＷＥＢサイトより無償でダウンロードして頂けます。
出力が発振する現象は入力側の容量成分も関係あるのでしょうか？
出力側は帰還回路を用いているため容量成分による位相のずれで発振するポイントがあると思いますが，入力側の容量成分が増えたときに発振するメカニズムをご教授いただけると幸いです。
通常、Cinは位相補償と直接的な関わりはありません。それは、VinとIoutが一定の条件下で検討/測定するためです。ただ、CinによってVinが振動することはあり、DC/DC前段にフィルタなどが存在する場合にしばしば起こります。多くは入力フィルタの出力インピーダンスとDC/DCの入力インピーダンスの不整合によるもので、これはLTpowerCADで解析できます。但し、Voutまで発振するかどうかは、その程度に依ると思います。
最近のDCDCでFB抵抗が内蔵されているタイプがあり、位相補償の測定ができないケースがあります。負荷変動、入力電圧変動させたときの出力電圧波形の振動の山の数で見通しを立てる方法を書籍で見たのですが、それは理にかなっていますか？FB抵抗内蔵タイプのDCDCの場合、どのように位相補償を評価すべきでしょうか。
はい、ループ応答が測定できない(しづらい)場合の代替え案として、周波数軸ではなく、時間軸のステップ応答で判断する場合もあります。但し、IC内でVoutからFB抵抗に直接接続されている場合でも、FB端子やVout端子があれば測定できる場合もあります。例えば、p.27の測定結果は帰還抵抗内蔵タイプのものです。お伺いしている営業窓口にお問い合わせください。
ボード線図の位相がジャンプしているのはどういうことが起きているときでしょうか？
”位相がジャンプ”とは、例4のようなものでしょうか。そうであれば、p.33でご説明の通り、有効な平均小信号線形モデルでモデル化して線形制御ループの安定性解析ができるのはスイッチング周波数の1/2までです。
資料P12のゆがみの特性図は実例なのか。yesであれば、関連する設計要素はどこにあるのか。
過去の事例であり、詳細は不明ですが、類似のものは見かけることがあります。私の場合、基板レイアウトや測定系の問題だったこともあります。
15ページにてナイキスト線図のゲインカーブが単位面に複数接していますが、こちらは問題ないのでしょうか。
文言を混同されているようですが、”ナイキスト線図のT(jw)の軌跡が単位円と複数回、交差している”という意であれば、p.15はナイキスト安定基準(およびステップ応答)では問題ありません。
dm距離が遠いと安定度合いが高まるがどれくらいとは言えない広ければよいといっていたが、位相と1/GMゲインの値が小さければdmの位置が臨界点から離れるから安定度合いが余裕が出るという理解で良いですか？その値がどれくらいが良いといえないということですが-3DB以下とか位相余裕60以上とかで数値化できないですか？
p.23のように、1/GMが小さくてもdmが臨界点に近づく場合もあり、必ずしも余裕があるとは言えません。また、プレゼン中にも何度かお伝えしたように、数値化が必要であれば、ナイキスト線図ではなく、ボード線図を使用するべきです。p.33に示す通り、位相余裕は45~60°以上、利得余裕は8~10dB以上と考えます。
ナイキストで2つめの例は急にGAINとPHISEが変化して、臨界点に近づいてDMが小さくなって感覚的に見て気持ち悪いのは理解できましたが、実際は安定ですか？不安定ですか？安定に見えるので問題ないと考えてしまいますが違いますか？
p.17のことかと思いますが、p.18に示す通り、安定とは言い切れません。
p18の例2でリスクがあるということで、位相余裕やゲインマージンはどれくらいとるべきですか？こちらの設計思想によると思いますが参考値はありますか？
p.33に示す通り、位相余裕は45~60°以上、利得余裕は8~10dB以上と考えます。
p23の例5ですが全体に注意が必要とありましたが。なぜ全体に注意必要ですか？今回の話だと臨界に近づく部分だけ危険ではない？他と何が違いますか？
ボード線図だけを見ると外観は良好に見えますが、ナイキスト線図を見れば特定周波数で注意が必要であることが分かります。ただ、ボード線図だけを見ている場合には、どの周波数かが明らかではないので、全ての周波数を吟味する、つまり全体に注意する必要があります。
ナイキスト線図はLTspiceで描画できますか？
LTspiceで直接的にナイキスト線図は得られませんが、ボード線図は得られますので、今回に倣ってナイキスト線図に変換することはできます。
『位相0°、利得が高い場合に発振しない』のを直感的に理解しやすい説明は可能でしょうか？ また、利得がどれくらい高いと発振しないと言えるのでしょうか？
”直感的”ではなく、p.21の理屈で考えて頂く方が良いと思います。基本は、閉ループ位相が-180°で閉ループ利得が発散せずに有限であることが重要で、そのためにはG*Hが-1とならないようにします。その点では利得余裕GMと類似していますが、通常のIC設計では低域で数十dB以上はあると思います。
※なお、質問内容や意図が読み取れなかったものについては回答しておりませんので、その点ご了承ください。