著者：戸上 晃史郎
2025年12月1日、定番の回路シミュレータ LTspice のメジャーアップデート（バージョン26）が公開されました。今回のアップデートでは、MacOSとWindowsの同時リリースに加え、ARMプロセッサへの対応や収束性の改善が行われました。また、.tran解析の拡張（loadstate/savestate/convreport）など、設計者のワークフローを大幅に改善する内容が目白押しです。
本記事では、何が変わったかを設定例や小規模ベンチ回路を交えて深掘りします。
目次
- 主要アップデートのポイント
- .tran解析の強化：loadstate/savestate/convreport 実践
- 収束性改善の効果を引き出す実務Tips
- UI/操作性の改善：編集スピードと品質の両立
- インダクタのデフォルト直列抵抗（Rser）設計の考え方
- 階層設計の生産性向上：サブサーキット自動生成とポート順
- ファイルパスのUnicode対応
- 極端値コンデンサ（>1kF）警告
- 波形圧縮（Compression）デフォルト無効化の意味
- ARMプロセッサ対応：エミュレーションやRosetta依存のオーバーヘッドを回避。重い解析時間短縮が期待
- 収束性の改善：初期条件や非線形回路でのステップ制御がより賢くなり、裏ワザに頼る場面が減少
- .tran解析強化（loadstate/savestate/convreport）：状態保存/読み込みで再現性とデバッグ効率が向上
- 編集体験の改善：未接続ピンを左クリックすることで自動配線、インダクタRser=1mΩ表示、最近のファイルのフルパス表示、Unicode対応
- 階層設計の強化：Hierarchy → Generate Subckt Netlistでポート順を同名シンボルに合わせて定義可能
- 検証品質向上：極端値C（>1kF）警告ログ、波形圧縮デフォルト無効化
2. .tran解析の強化：loadstate/savestate/convreport 実践
ケース：二段構えの電源回路で前段の長い立ち上がりを毎回シミュレートせず、定常状態からの負荷変動応答だけを短時間で評価したい。
* 例：DC-DC + 負荷ステップ
Vin in 0 DC 12
L1 in out 10u
Cout out 0 47u
Rload out 0 10
* 負荷ステップ：10Ω -> 5Ω
Rstep out 0 5
Sstep out 0 ctrl ctrl 0 sw
Vctrl ctrl 0 PULSE(0 1 5m 1u 1u 5m 10m)
.model sw sw vt=0.5 vh=0.1
.ic V(out)=0
.options reltol=1e-4 abstol=1e-9
1) 定常状態を作る & 保存：
.tran 0 10m 0 10u savestate=steady_state convreport
2) 保存状態を読み込み & 負荷ステップだけ評価：
.tran 0 5m 0 2u loadstate=steady_state convreport
ポイント：長い立ち上がりを毎回シミュレートしないことで、パラメトリック・スイープやモデル比較の回転を加速します。
- 初期条件の明示（ic属性、.ic指令）
- 地味に効く許容値調整（.options reltol/abstol/vntol）
- スイッチング回路のステップ時間（.tranでmax stepを明示）
- 理想素子に微小抵抗を付与して特異点回避
- convreportで問題ノード/素子を特定してモデルの現実化
.ic V(out)=0 V(in)=12
.options reltol=1e-4 abstol=1e-9 vntol=1e-6
.tran 0 10m 0 2n
Rsnub out 0 10m
- 未接続ピンのクリックで自動配線開始：『置く→つなぐ→回す』のテンポ向上
- 最近使用したファイルのステータスバーにフルパス表示で誤編集防止
- Unicode対応（日本語プロジェクト名・フォルダ名の安全運用）
5. インダクタのデフォルト直列抵抗（Rser）設計の考え方
今回から、インダクタ編集時に『デフォルト直列抵抗=1mΩ』が明示されます。理想インダクタは収束や実機乖離の原因になりがちで、微小ESRの既定は数値安定と現実性の妥協点です。全インダクタをRser=0で使いたい場合は以下のオプションを使用してください。
.options thev_induc=1
実務における推奨点：パワーインダクタはデータシートのDCRをモデルに反映し、ESR/並列損失も適切に持たせることで、ゲイン/位相の一致と過渡応答の再現性が向上します。
6. 階層設計の生産性向上：サブサーキット自動生成とポート順
Hierarchy → Generate Subckt Netlist が追加され、階層化された回路からサブサーキットをワンステップで抽出できます。同名のシンボルがあればそれを用いてポート順を定義でき、上位接続の混乱を回避可能です。
* 期待するピン順（シンボルに合わせる）
.subckt reg_block VIN VOUT EN GND
* ... 実装 ...
.ends reg_block
なお、.subckt由来の自動生成シンボルはModelFileの『ベースファイル名のみ』表示に変更され、フルパス依存が減って共有や移動に強くなりました。
- 日本語・全角記号を含むプロジェクト名/フォルダでも、メニュー/ダイアログ/.iniに安全に保存・表示
- 共通ファイルサーバやクラウド（OneDrive/SharePoint）での共同編集時、文字化けの参照エラーを回避
1kFを超える巨大容量では、内部的に扱う並列抵抗（リーク/損失モデル）が解析精度・収束に影響します。警告ログの追加により、エラーへの初動が早くなります。データシートのESR/ESL/漏れ電流をモデル化し、理想化を避けましょう。
Cbig out 0 2F
Rleak out 0 10Meg
9. 波形圧縮（Compression）デフォルト無効化の意味
波形圧縮はファイルサイズの削減に有効ですが、ピーク/エッジの忠実度に影響することがあります。精度ファーストの設計検証初期段階では、無圧縮で真値を確認するほうが安全です。運用としては、検証フェーズではオフ、最終的な大量スイープや共有段階でオンにする二段運用が合理的です。
以上が主なアップデート内容です。
LTspice 26 は、単なる機能追加ではなく、『デバッグ効率』と『チーム運用の安定』に直結する改良ポイントが揃っています。特に .tran の状態保存・読み込みは、重い前段をスキップして本命の挙動に集中できるため、現場の作業時間を節約することができます。ぜひご活用ください。