AD9915 PLL无法锁定

我参考时钟100MHz,SYNC_CLK在旁路PLL时输出6.25MHz,说明时钟是没问题的,但在使能PLL后输出异常,SYNC_CLK输出25MHz,推算VCO=25*16=400MHz,不合理!请问各问大神有没有遇到类似问题;寄存器参数写入顺序如下,

dds_data_ram[0]    <= 40'h02_00050C00;       // PLL CONFIG     CFR3:PLL倍频24倍,N设置为12                  

dds_data_ram[1]    <= 40'h00_00010308;       // VCO CAL          CFR1: 使能OSK             

dds_data_ram[2]    <= 40'h00_01010308;       // VCO CAL          CFR1: 使能OSK               

dds_data_ram[3]    <= 40'h04_1AAAAAAA;       // 设置FTW            

dds_data_ram[4]    <= 40'h05_00000003;       // 设置因子B             

dds_data_ram[5]    <= 40'h06_00000002;       // 设置因子A              

dds_data_ram[6]    <= 40'h0C_0FFF0000;       // 硬件选择profile0寄存器,控制输出幅度,满量程输出;            

dds_data_ram[7]    <= 40'h03_01052120;       // DAC CAL enable  CFR4: CAL使能位手动置1;              

dds_data_ram[8]    <= 40'h03_00052120;       // DAC CAL enable  CFR4: CAL使能位手动置0;