【在线研讨会回顾】高速电路设计之频率合成和时钟产生

这里，我们整理了此次研讨会“高速系统的频率合成和时钟产生”中工程师提出的一些常见问题和实用问题解答分享给大家。

 

 

基础知识问答

 

锁相环主要应用在哪些地方？

主要用于频率合成的应用中，如收发信机的本振，仪器仪表的频率源等。

 

 

时钟芯片的主要应用领域是什么？

时钟芯片的主要应用领域，Low jitter, low phase noise clock distribution 10/40/100 Gb/sec networking line cards, including SONET, Synchronous Ethernet, Clocking high speed ADCs, DACs, DDSs, DDCs, DUCs, MxFEs High performance tranceiver, ATE and instrumentation

 

是不是此类芯片输出的都是方波？有没有正弦波？

锁相环芯片输出通常为正弦波信号；时钟专用芯片输出为方波时钟信号。

 

对于零点几Hz的环路带宽的ADPLL来说，其DCO/NCO用什么实现的？

均是芯片内部的组块，不再需要外加模块了。

 

ADC的采样时钟一般有什么要求？从晶振出来的需要加缓冲或驱动吗？

主要需要考虑驱动能力和抖动性能。加缓冲驱动器主要是为了增加驱动能力，并且可以提高始终信号压摆率。

 

 

锁相环和时钟芯片输出的波形是不是都是正弦波？

锁相环输出一般为正弦波，时钟专用芯片一般为时钟方波信号。

 

 

当时的PLL 的分频N怎么可以是小数,难道是数字位吗

其实分频器都是由数字计数器实现的，具体可以登陆ADI官网观看锁相环基础知识视频。

 

 

DDS参考源用的是低频还是高频？

通常使用高频率，但是目前ADI高速DDS内部具有参考倍频电路，因此低频也是可以的。

 

 

使用VCO时，输出频率跟VCO有什么关系

与调谐电压和压控灵敏度等相关。

 

 

PLL除了倍频外一般还具有分频功能吗?

有的，如ADF4007。

 

 

PLL倍频，输出速率最高达到多少

目前最高频率可以到18GHz。

 

 

PLL捕捉时间一般由哪些因素决定?

锁相环锁定时间通常由环路带宽，电荷泵电流等决定。

 

 

小数分频会产生累积误差吗?

锁相环的误差主要通过相位误差和频率误差进行衡量。

 

 

PLL出来的频率准确么?

对于输出频率来说是锁定的状态是准确的。通常锁相环输出误差由频率误差和相位误差进行衡量。

 

 

多高的频率下需要考虑使用DDS或PLL？

主要取决于应用需求。目前ADI的产品，DDS最高输出频率1.4GHz，PLL最高可达到18GHz。

 

 

提高鉴相频率，会对相位噪声产生怎样的影响

在输出频率一定时，提高鉴相频率一般会改善PLL的相位噪声，因为PLL贡献的噪声等于FOM + 10log (fPFD) +20log（fout/fPFD）。

 

 

频率合成器PLL基准输入是一个稳定、无干扰的恒定频率信号吗?

一般应用是这样的。但是我们的时钟芯片有的应用到时钟去抖应用中，基准源本身质量可以不高，例如AD9557。

 

 

环路滤波器在实际调试时，怎么根据频谱的状态，调整环路参数？

一般根据相位噪声测试曲线，看环路滤波器带宽是否合适，与VCO开环噪声相比较。可以根据VCO与PLL相位噪声交点，确定最合适的环路滤波器带宽。

 

 

DDS系统和其他系统优势在哪里？

首先，DDS具有极高的频率精度，例如AD9910，系统时钟为1GHz时，频率精度约为0.23Hz，用锁相环是很难实现这样的频率间隔的；第二，DDS具有非常好的频率灵活性，数字控制频率输出；第三，DDS具有扫频能力，并且有极快的跳频速度，例如AD9910的最短跳频时间为4ns，而锁相环变频时需要重新锁定，锁定时间通常为几十us至百us限制了其调频速度。第四，DDS可以进行频率、幅度和相位调制，改变频率输出时相位能保持连续。

 

 

DDS输出的的时钟是否要去耦之类的设计？

需要使用低通滤波器滤除镜频和时钟的倍频等杂谱。不需要去耦，去耦一般是直流上的一个概念。

 

 

倍频系统、分频系统是不是一种算法?

DDS是一个分频系统，包括参考时钟部分、相位累加器、相位到幅度的转换单元、以及DAC。主要是硬件组成了系统。

 

关于设计工具与方法

 

有没有DDS的DA输出后的低通滤波器的设计工具?

一般客户可以使用Agilent的ADS软件方便设计。这里也有滤波器设计工具：可登录页面：http://www.microwaves101.com/content/downloads.cfm 下载滤波器设计工具Download Vlad's filter calculator （申明：该工具与本公司无任何关联，建议实验后再用于产品上）

 

 

DDS的DA输出后的低通滤波器应当如何设计?

一般客户可以使用Agilent的ADS软件方便设计。这里也有滤波器设计工具：可登录页面：http://www.microwaves101.com/content/downloads.cfm 下载滤波器设计工具Download Vlad's filter calculator （申明：该工具与本公司无任何关联，建议实验后再用于产品上）

 

 

PLL和DDS用什么仿真工具比较好?

PLL您可以使用ADIsimPLL，可以从ADI官网下载。DDS您可以使用ADIsimDDS

 

 

关于PLL的外围电路ADI有提供参考么?

外围电路的设计通常可参考评估板设计。此外，推荐您使用ADIsimPLL，输入您的设计参数，ADIsimPLL可以帮您设计外围电路并仿真。ADIsimPLL可以从ADI官网免费下载。

 

性能比较及兼容

采用DDS产生信号与FPGA产生信号有啥区别?DDS芯片有啥优势?

DDS的相位噪声低，抖动性能小，单颗芯片即可输出频率，可由软件方便控制输出频率。FPGA外部还需要DAC，算法复杂。

 

 

传统晶振与DDS相比,差在哪里

最大的区别是晶体振荡器只能产生固定频率，DDS可以进行扫频和跳频等应用。

 

 

如果要产生一个信号，采用专用的时钟芯片好还是采用FPGA好？

时钟芯片主要优点是抖动低，信号质量高，使用简单

 

 

用FPGA产生信号和用专用芯片产生信号有什么区别？

专用芯片使用简单，抖动低，噪声低，PCB面积小和成本低

 

 

与PLL相比较来说DDS有何优势?

DDS应用于捷变频，扫频，跳频，和高变频分辨率应用中；PLL应用于产生高频率信号。具体请参考研讨会slides。

 

 

可以用DSP实现DDS技术，并且和PLL芯片相结合吗？

可以的，但是这样使用较复杂。直接使用DDS芯片就可以了。

 

 

DDS与PLL应用中可否兼容？?

可以兼容，有时候在频率合成复杂的系统中合起来使用，提高频率输出范围和减小步进频率。

 

 

时钟、PLL和DDS芯片输出的是方波还是正弦波啊？

时钟芯片输出各种电平的波形，常用的有CMOS，LVDS，LVPECL等电平。PLL和DDS芯片一般输出正弦波。当然，有些DDS可输出三角波、方波，例如AD9837，AD9838等

 

 

PLL的性能是不是要比DDS的好一些?它们哪些地方不一样？

基本的频率合成方法有直接数字频率合成和锁相环频率合成。首先，DDS具有极高的频率精度，例如AD9910，系统时钟为1GHz时，频率精度约为0.23Hz，用锁相环是很难实现这样的频率间隔的；第二，DDS具有非常好的频率灵活性，数字控制频率输出；第三，DDS具有扫频能力，并且有极快的跳频速度，例如AD9910的最短跳频时间为4ns，而锁相环变频时需要重新锁定，锁定时间通常为几十us至百us限制了其调频速度。但是，DDS输出频率不高，在1GHz的时钟时，最大输出400MHz左右的正弦波，而锁相环合成的频率很广

 

 

既然有了DDS，为什么还需要PLL?

PLL可以合成的频率更高，1GHz主频的DDS输出频率最高400MHz，而PLL的频率可以从几十MHz到十几GHz甚至几十GHz。

 

方法、技巧及其它

DDS主要控制字有哪些？

一般有频率控制字，幅度控制字，相位控制字，功能控制字。您可以下载AD9910的评估软件和数据手册，软件可以帮助您熟悉这些寄存器，数据手册上有详细的描述。

 

 

在用应用DDS时, 需要注意什么,制作电路板时,有什么要求吗?

需要注意哪些噪声对DDS会造成影响，例如参考源、电源、地、电路其他芯片。

 

 

DDS应用中的杂散控制有什么技巧?

请参考应用笔记《确定杂散来源是DDS/DAC还是其他器件(例如开关电源)》http://www.analog.com/static/imported-files/zh/application_notes/AN-927_cn.pdf

 

 

使用AD高速芯片时一些无关引脚的如何处理才合理?

具体的芯片需要具体分析，主要看数据手册引脚描述。您可以参考这个例子：没有使用AD951x的CLK输入，可以悬空吗？ 答，功能上是可以悬空的。但是通常来说，建议将CLK和CLKB引脚通过0.01uF的电容接到DC电源或地上。这样可以防止外部的噪声耦合到器件中。将CLK和CLKB引脚AC到地。

 

 

杂散电平依托滤波器可以滤的很漂亮么？

有些杂散是可以通过滤波器滤除的，有些是不可以的，需要通过合理的频率规划规避。

 

 

DDS的高精度对外部噪声的要求是不是很高?在设计布局上与其余信号要完全隔离吗?

是的，我们要选择低噪声的电源，隔离高噪声的芯片。但是，不需要完全隔离，要防止电源上、地上等电路板其他部分的噪声源干扰到DDS

 

 

设计高速频率合成的PCB时有什么要特别注意的吗?

对于PCB设计建议您参考具体产品的PCB设计，ADI都会提供产品评估板的Gerber文件。

 

 

请问在DDS的设计中,输出端的滤波器有什么设计技巧吗?有没有什么可以作为设计参考?

输出滤波器的作用基本有两个，可以将电流输出转换为电压信号；还有就是滤除谐波和杂散。可以参考评估板设计。

 

 

如何提高鉴相频率？

通常可以通过使用高频率参考源和低R分频数实现。

 

 

锁相环有哪些参数指标需要关注？

主要有输入参考频率，输出频率，信道间隔，锁定时间，相噪性能，杂散性能等。

 

 

DAC输出不同频率正弦波时需要改变输出滤波器参数吗？

高速DAC输出端滤波器的最基本功能有两个，一个是将输出电流信号转换为电压信号；另一个是滤除谐波和杂散等干扰。因此输出不同频率时，应将滤波器设计的适合滤除大部分谐波和杂散。

 

ADI产品及应用

混频器的本振能否用AD9517？

也可以的，但是一般用ADF41xx系列的PLL芯片。

 

DDS输出的是正弦波，怎么可以作为FPGA的时钟呢？这不是矛盾吗？

也可以输出方波的DDS，例如AD9834，AD9833，AD9837，AD9838。

 

有什么好的介绍控制DDS杂散的应用笔记可以推荐一下吗？

AN-927讲解了杂散来源，以及如何判断杂散原因，如何排除，请点击《确定杂散来源是DDS/DAC还是其他器件(例如开关电源)》http://www.analog.com/static/imported-files/zh/application_notes/AN-927_cn.pdf

 

要设计20MHz~2GHz的频率合成器 ADI都哪些芯片呢？

您好！集成VCO的锁相环产品，目前没有这么宽范围的，最宽范围的是ADF4351，最高频率可以到4.4GHz，但是低频只能到35MHz。如果不集成VCO的话，那么最大挑战应该是几乎没有VCO可以覆盖这么宽的范围。因此想要产生20MHz~2GHz信号，可以考虑使用锁相环产生高频频率，通过分频器分频产生。

 

推荐几款常用固定分频器件的型号

不太确定您的输入频率和输出频率，通常固定分频器产品为ADF500X系列产品。

 

请问一下，项目用到扫频，中心频率在10Mhz，扫频范围为9.5Mhz~~10.5Mhz，频率步长100Hz，请问采用那款DDS适合？

您可以考虑使用AD985X系列产品。

 

怎么分频啊?用什么芯片?

DDS 有分频的功能，例如DDS可以输入1GHz，输出0~400MHz的任何频率，有软件控制。PLL有倍频的功能。当然我们也有专用的固定分频器件，例如ADF5000， ADF5001, ADF5002

 

ADI目前能够做到的最高速的时钟频率是多高？

集成VCO的时钟芯片输出频率较高的是2~3GHz，PLL芯片输出的频率取决于VCO频率和反馈RF输入频率ADF41020可以到18GHz。