【在线研讨会回顾】ADI时钟如何优化和支持JESD204B接口

提问内容 答复内容 这是串行接口吗 是的 AD9528芯片有14路输出，最大可达1.25GHz，请问是每路都能达到1.25GHz吗？ 只有2路能达到1.25GHZ，剩下的可以达到1GHZ AD9528与HMC7044两个芯片在软件配置上是否兼容？ 不兼容 这两款能否简单地直接代换? 不能，不是管脚兼容的 ADI的时钟抖动衰减器支持的频率范围是多少，衰减能力能都达到多少 AD9528可以支持到最大1.25GHz时钟输出，HMC7044最大可以支持3.2GHz时钟输出。具体衰减能力可以参考两颗芯片的输出相位噪声曲线，例如，对于HMC7044，拥有出色的GSM阻塞性能 ，983.04MHz输出时，800KHz的衰减性能可以达到- 141.7dBc/Hz ad9525与ad9528有什么不同? AD9525不支持JESD204B接口，也需要片外的VCO芯片，AD9528支持JESD204B接口，集成片内VCO。另外，在AD9528内集成了分布式LDO供电，可以提供更好的PSRR性能。 在无替换的情况下，这两款可否兼容 HMC7044和AD9528在性能上略有差异。如果需要高性能，GSM支持的应用，可以选择HMC7044。AD9528则拥有更低的功耗优势，同时也提供了不错的输出性能 hmc7044有开发套件吗? HMC7044有开发套件，可以通过网页http://www.analog.com/HMC7044 申请开发套件 这个JESD204B接口与ADC,DAD接口比优势在哪里 在高速ADC/DAC应用中，数字侧的接口带宽越来越高，如果采用传统的源同步接口，则需要非常多的信号线。JESD204B接口采用SerDES接口减少了FPGA/ASIC与Convert之间的信号连线，可以简化设计。 hmc7044是低功耗,低成本吗? HMC7044关注的是高性能的应用，在达到高性能的同时保证了较低的功耗 本次您们主要讲得是JESD204B,能请问一下JESD204B,和JESD204A两个版本的区别吗?简要的能说一下嘛 ? JESD204B和JESD204A的差异比较小，204B可以支持到最高12.5G的单个Lane速率 为什么要选择JESD204B？它在简化整体系统设计，减少管脚数目以及哪些方面降低系统成本啊？ 主要是减少管脚数目，在芯片面积，PCB布局和设计上都可以降低成本 这款是针对GSM和LTE的?还有其他应用吗? 可以支持大部分的无线RRU应用 时钟走线弧形最好吗？ 根据具体的设计来定，并不一定非要走弧线 低功耗典型功率值是多少，另高性能全速运行功率值或电流是多大 HMC7044典型功耗1.5W，AD9528则为1W 时针芯片的温度补偿是不是也在净化PLL模块内完成啊？ 目前一般时钟芯片没有温度补偿功能 AD9528芯片的上变频PLL集成了内VCO，为什么还需要外部的VCXO晶振啊？ 两者功能不同，VCXO可以提供更好的性能 AD9528芯片集成内VCO的作用是什么啊？ 主要完成上变频的频率转换 AD9528芯片采用0.18微米CMOS技术带来了哪些好处？ 采用成熟的技术可以降低芯片成本，降低成本以及提供稳定可靠的性能 AD9548芯片利用GPS的1PPS与IEEE1588协议两个参考时钟，是兼容处理，还是择一处理啊？ AD9548芯片有4个参考输入，可以为每个配置不同的profile，支持参考之间的无损切换 时钟频率是否可以自行调节,可调节的频率范围? 可以通过SPI管理接口调节输出时钟频率，需要视具体的配置来确定范围 AD9528芯片外置VCXO的精度如果略弱，芯片内部的VCO能否进行校正及改善？ 时钟芯片锁定后，输出精度都是跟踪到参考输入的 数据加扰器和解扰器是属于物理层里的哪几层之间啊？ 传输层和链路层？ 通常来说应该是物料层中的编码子层 内部集成的VCO来分频产生时钟信号相位噪声会变差吧 AD9528和HMC7044都是采用两级环路的结构，第一级环路通过VCXO实现好的性能，第二季环路VCO用来做上变频转换 如何才能充分利用体现 JESD204B 通过现有 LVDS 和 CMOS 接口提供的优势? JESD204B、LVDS、CMSO都是Convert和FPGA之间的接口，并不会影响模拟前端的性能 ad9525支持分数分频吗 不支持，可以通过参考输入分频和输出频率来实现一些有限的分数频率变换 AD9531内置三个PLL时钟，其三个时钟不会不相互干扰？ 通过AD9531给出的噪声系数可以看到，我们已设法使这些时钟域保持相当低的噪声水平。 AD9528可以支持到最大1.25GHz时钟输出,有这么高的吗 AD9528有2路支持最高1.25GHz输出 ad9528主频是多少? VCO频率范围为3.45GHz~4.025GHz 实际测试稳定不 稳定 ad9531性能上有什么优势吗? AD9531的3个PLL针对3种不个不同的应用，性能上也略有差异。 PLL1针对CPRI时钟产生而优化 0.21 ps rms抖动（12 kHz至20 MHz）整数n分频模式 0.46 ps rms抖动（12 kHz至20 MHz）小数n分频模式 频率范围：9.5至260 MHz CMOS 频率范围：310 kHz至400 MHz HSTL PLL2输入：差分/单端/晶振针对以太网时钟而优化 抖动0.34 ps rms PLL3输入：差分/晶振CPU时钟9.5至100 MHz 1.80 AD9528芯片对于供电电源的要求高不？电源的稳定性要求有多高？ AD9528内部有分布式LDO，对供电要求大幅降低，但设计时需要注意VCXO的供电 AD9528温度范围是多少，有无其他封装形式 -40摄氏度到85摄氏度，只有一种封装形式 同时14路时钟输出的，每路输出不一样的频率，分辨率能达多少啊？ 跟VCO的工作频率有关，可以根据您具体的应用，用AD9528 EVB软件来评估 High Performance, 3.2 GHz, 14-Output 可以输出14路,频率可以改变成915M不 可以 为什么ADC的时钟要加一个时钟芯片？直接从晶振出来的不行吗？ 可以，但往往设计中并不只是一个ADC芯片需要时钟 serdes的信号传输速度有多快？ JESD204B标准规定最大可以到12.5Gbps，未来的204C还会进一步提高 应用案例哪里下载？ 可以通过ADI官网，搜索相应的时钟产品 兼容性还可以的吧? 是的 HMC7044芯片在掉电后，其配置信息是否会保存？ 不会 HMC7044评估套件的图形化配置软件是否开放下载？还是需要付费使用？ 开放下载 JESD204B接口是采用嵌入式时钟来进行高速串行数据传输吗？ 是的，接口内部的PLL将参考时钟倍频到串行数据对应的速率，但这个时钟跟模拟采样时钟是不同的 操作方便吗 方便 在不同频率下的功耗不同吧? 是的 蛇形最好吧，对不 蛇形线一般为了并行总线等长需要 基站应用中有许多串行JESD204B数据转换器通道需要将其数据帧与FPGA对齐。HMC7044怎么帧对齐？ 通过sysref信号，可以参考204B标准和相关文档描述 ad9528的寄生频率如何抑制？我用频谱仪测试的时候为什么偶尔会在主频旁边出现一个衰减7~8db的寄生频率?有时候还没有 要考虑串扰、电源等方面的影响，可以在设计时优化，例如不同频点的输出使用不同的Group 上电能否自动同步所有输出? 可以在配置为参考锁定后同步所有输出 HMC7044的每路输出可以随意进行编程设定?有没有限制?谢谢. 输出是VCO输出分频后得到，因此，VCO工作频率是所有输出的的公倍数 时钟线上还需要加电阻匹配吗? 不一定，要根据输入输出的电平格式来具体分析 时钟频率的漂移指标? 时钟芯片的漂移跟PLL的带宽是有关系的，通常10Hz以下才会重点考虑漂移 ?ad9525与ad9528精度那个 高啊 你指相噪吗，AD9525配合外部VCO会有更好的性能 封装形式是否单一化?有无不同的封装形式可供用户灵活选用? 目前都是单一封装 应用到工业领域的话,能否满足温度参数? 可以 哪些转换器特性可用于延长系统中的JESD204B链路? 输入均衡、输出预加重等性能可以延长SerDes链路 决定JESD204B接口上的FPGA收发器线路速率因素有哪些? 芯片的性能，数据总的带宽，Lane数等 采样时钟的精度有什么要求吗 有要求，时钟质量是决定数据转换器性能的一个重要因素 在第5张PPT里，通过哪种方式及对应的数学模型针对什么情况下，模拟出来的？在哪些应用里，会出现上述性能变差？ 这个曲线是不同性能时钟对ADC性噪比影响的曲线，可以参考我们的应用文档AN-756 有了 JESD204B还需要使用数据接口时钟吗? 需要204B接口的参考时钟 AD9528芯片外置VCXO在性能与布线上面有什么特别的要求吗？ VCXO性能会一定程度上影响AD9528的输出性能，VCXO的电源要重点考虑，布线上没有额外特别要求，按照一般的设计规则即可 如何延长系统中的JESD204B链路，并仍能保持数据完整性？ 204B是数字接口，按照一般高速串行链路要求进行设计即可 这种高速的ADC芯片 对于VCO的选型有什么要求啊？ AD9528和HMC7044都在芯片内部集成了VCO，不需要额外选VCO芯片 JESD204B提供最大通道速率是多少 Gbps? 12.5Gbps JESD204B接口专门针对高数据速率系统设计需求而开发，最大典型数据速率是多少？ 最大速率是单个lane 12.5G，但要根据具体应用和convert芯片的指标来定，不一定跑最高速率 HMC7044和AD9528在管脚是否兼容 两个不同的芯片 HMC7044芯片最高输出3.2GHz情况下，其输出电平是任意的吗？在时钟树连接下，对电平有要求吗？ 必须是差分电平 当从JESD204发射机输入至JESD204接收机输出的时间始终保持相同数目的时钟周期时，延迟可定义为确定性，那么在串行方案中，存在多个时钟域，是不是可能会影响确定性？ 通过sysref来同步，基本不会影响 HMC7044 参考demo有原理图，参考设计的话，PCB布局有需要注意的事项吗？ 可以参考HMC7044的demo板设计 对供电电源是否须有哪些特别的严格要求呢? 一般来说建议采用LDO，通常VCXO会对电源更敏感而他的输出又直接影响芯片的最终输出性能 ADIsimFrequencyPlanner仿真HMC7044时,可仿真的频率范围有没有限制?谢谢. 按照7044的手册要求范围就行，没有额外限制 204B接口的参考时钟起到什么作用? 通过SerDes内部PLL产生高速的串行链路时钟，主要为Serdes的串并、并串转换模块提供时钟