TDD模式切换时间
AD9361中有些模式可用于TDD应用，为手头的应用选择最有效的模式是相当重要的。用户指南的ENSM和PLL部分还描述了TDD切换。ENSM指南则针对控制ENSM和LO，说明了SPI和引脚控制方法。
一些影响AD9361在Rx与Tx之间相互切换速度的因素包括：
- RF VCO校准持续时间，其取决于经调整的参考时钟频率。如PLL用户指南中所述，频率越高，校准时间会更快。该时间始终会超过37 us。
- RF PLL锁定时间，约15 us，与时钟速率无关。
- Rx和Tx清空位，如ENSM用户指南中所述，取决于ADC时钟。
- x DAC上电时间，约18 us，与配置无关，当切换至Tx状态时，仅影响切换时间。
- 信号路径延迟，取决于时钟速率和滤波器配置，该取值可能差异很大。必须相适应，所以没有在以下的方法中详述。
Rx切换至Tx或Tx切换至Rx的最大切换时间因下述各模式而不同。了解应用允许的最大时间有助于确定最佳选项。
- 标准ENSM TDD模式： ENSM在其各状态间切换时会进行VCO校准；当Rx PLL解锁时，无法进入Rx状态。同样也适用于Tx状态和Tx PLL。校准后，PLL锁定。也需要Tx DAC上电时间（如果切换至Tx）和刷新时间，但是这些与PLL开关同时发生。标准ENSM TDD模式通常由VCO校准时间决定。
- 标准TDD模式/无VCO校准： 该选项使用TDD ENSM模式，但当ENSM切换状态时，不允许RF VCO校准。 为了确保PLL不会在将来某个时刻解锁，应使用最精确的模式在初始化期间校准VCO，并且VCO应使能温度补偿，两者均用于FDD模式。因此，AD9361会如同选用FDD模式一样进行初始化。初始化结束时，ENSM会切换至TDD模式，并且通过将0x230和0x270的D0位设置为高，来禁用VCO校准。该方法的时间较以上采用VCO校准时间的方法会更短。
- 标准TDD模式/双合成： 在这种情况下，双合成位置位，使能两个PLL，并消除了PLL锁定时间（和VCO校准）。当Tx DAC切换至Tx状态，其仍需上电，并且仍需刷新时间。与上述方法类似，AD9361应如同选用FDD模式一样进行初始化。不需要禁用VCO校准。
- FDD独立模式：该配置如选用常规FDD模式一样对AD9361进行校准，但允许独自使能和禁用Rx和Tx路径，因此Rx和Tx数据路径的时序不受限制。ENSM用户指南详述了该操作和所用信号。ENSM不会改变状态，所以数字路径不会清空。然而，Tx DAC仍需随Tx信号路径的其余部分上电和关断。
- 标准FDD模式使能两个LO两个数据路径。由于Tx路径处于常开，LO泄漏可以通过外部开关或双工器反馈进入接收器，这会造成性能降低。只有在没有ENSM TDD模式可用，并且基带处理器控制信号没有足够的灵活性来使用FDD独立模式时，才使用该模式。