非常实用、超详细的锁相环常见问题解答~

问题：您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？

答案：确保VCO的控制电压在预期的范围之内。

问题：您的PLL环路带宽和相位裕度有多大？

答案：为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。

问题：评价PLL频率合成器噪声性能的依据是什么？

答案：PLL频率合成器的噪声基底（Phase Noise Figure of Merit）（）是一个重要依据。该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。

PLL频率合成器输出的相位噪声与鉴相频率以及反馈分频系数 之间的关系是

改写该方程，

我们可以从噪声基底得出期望输出频率的带内相位噪声。

另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。ADF4xxx系列PLL产品的漏电流典型值为1nA。

问题：小数分频的锁相环杂散的分布规律是什么？

答案：小数分频的锁相环由于应用在工作的鉴相频率较高，所以其参考杂散也会分布到偏离载波很远的位置上，环路滤波器可以进行有效抑制。所以在实际使用中，这种参考杂散可以不予考虑。但是由于反馈中引入了小数，特定的小数部分也会引起相应的杂散。其分布规律如下。设小数部分的分母为DEN：

（1）一阶分数杂散。最大的杂散为分子为1或者DEN-1，其次，第二大杂散为，再次，第三杂散的分子为和…，注意，如果正好为整数，那么分子为和处的杂散为0。

（2）二阶分数杂散。最大杂散分布在分子为2和DEN-2处。

（3）高(K)阶分数杂散。最大杂散分布在分子为(K)和DEN-K处。

注：这里FLOOR是去小数取整的意思。 阶杂散分布在偏离中心频率处。

问题：到底用小数分频好还是整数分频好？

答案：从相噪性能上看，小数分频锁相环可以工作在较高的鉴相频率，分频系数N小，在较小信道间隔的应用中，与整数分频的锁相环相比，可以获得较好的带内相位噪声。这时，小数分频的锁相环是首选。但是如果是单频或者信道间隔很大（>几百kHz）的应用，小数分频的这种低相噪优势并不明显。整数分频的锁相环同样可以达到高鉴相频率，低相噪的目的，甚至会超过小数分频的锁相环。另外也需要考虑由于采用了杂散补偿电路，所以该电路会增加环内的相位噪声。

从杂散性能上看，在较小的信道间隔（<10kHz）上，小数分频锁相环远远好于整数分频锁相环，原因是，较小的鉴相频率条件下，由电荷泵漏电流引起的杂散较大。在较大的信道间隔（>1MHz）上，小数分频的锁相环的杂散性能也会比整数分频的锁相环好。在中等的信道间隔（10kHz，1MHz）上，二者表现出差不多的杂散性能。一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。小数分频的锁相环需要良好的频率规划，以避开大的杂散出现。所以使用起来，难度较大。整数分频的锁相环就没有这种限制，容易使用。

从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。

小数分频锁相环因为需要额外的杂散补偿，需要更大的功耗。

小数分频锁相环相比整数分频，价格较高。

问题：ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？

答案：ADISimPLL目前的版本为3.0。支持所有ADFxxx系列的锁相环产品，包括独立的PLL频率合成器和短程无线收发模块ADF70xx系列产品。还没有提供DDS和PLL混合产品（如AD9956，AD9858）的模型。

优点：ADISimPLL大大简化了锁相环设计，这要输入给定条件下的参数（参考输入频率，鉴相频率，输出频率，VCO控制灵敏度，环路带宽，相位裕度，锁定指示方式，环路滤波器的类型等），ADISimPLL就可以方便的计算出环路滤波器的参数值。设计工程师只需要选择最接近的电阻电容就可以轻松完成设计。

ADISimPLL可以给出输出的相位噪声曲线以及锁相环路各个组成部分的相位噪声曲线。只要所设置的模型接近实际的元器件参数，就能保证总的合成相位噪声与实际测试值相吻合。

ADISimPLL提供计算P，A，B，R计数器的值，以方便寄存器的配置。

ADISimPLL可以提供设计工程师所设计的低通环路滤波器的开环和闭环幅频，相频响应。确保设计的系统具有足够的相位裕度，使得系统稳定。

在ADISIMPLL V3.0中，菜单选项中的Tools-Chip Programming选项中，可以看到R，A，B的值，但需要注意的是该工具中给出的R的值是错误的，如下图，参考频率为100MHz，鉴相频率为1MHz，所以R应为100，正好为图中R值的两倍。

问题：分频 – 获得高精度时钟参考源？

答案：在这种应用中，参考频率输入直接输入到反馈分频输入端，VCXO输出的反馈到参考输入端。跟常规的锁相环应用，获得一个高频的信号不同，其目的是用来获得一个低频低噪声的时钟，其原理是利用了锁相环的窄带滤波作用。

问题：PLL，VCO闭环调制，短程无线发射芯片？

答案：如ADF7020/5就是这种应用。最大的传输速率可以达到250kbps。其传输速率受到环路带宽的限制。

问题：PLL，VCO开环调制？

答案：开环VCO调制应用受环路带宽的影响较小，可以达到更高的数据速率。比如欧洲无绳电话系统DECT（the European Cordless Telephone System），其载波的频率范围1.77GHz~1.90GHz，数据速率可以达到1.152Mbps。其方框图如下。

开始，环路闭合，频率锁定到fOUT = N. fREF；环路打开，电荷泵高阻，开启调制的数据，通过高斯滤波器后形成对VCO的控制电压。输出的频率为v*Kv；最后，突发数据完成后，环路重新回到闭环的状态下。

问题：时钟净化----时钟抖动（jitter）更小？

答案：利用锁相环的窄带滤波作用，可以滤除嘈杂时钟上的带外噪声，从而使得时钟抖动更小。ADI提供基于锁相环的时钟分配产品。AD9510/1/2。

问题：时钟恢复（Clock Recovery）？

答案：在有线通信中，常常传送数据的同时，也传送一个时钟。这样就需要一个额外的时钟线。我们可以从传送的数据中用锁相环来恢复时钟，这样就降低了成本。（基础：在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。）ADI的时钟恢复产品有：ADN2804/7，ADN2811/2/3/4/5/6/7/9，ADN2865。

问题：您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？

答案：确保VCO的控制电压在预期的范围之内。

问题：您的PLL环路带宽和相位裕度有多大？

答案：为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。

问题：评价PLL频率合成器噪声性能的依据是什么？

答案：PLL频率合成器的噪声基底（Phase Noise Figure of Merit）（）是一个重要依据。该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。

PLL频率合成器输出的相位噪声与鉴相频率以及反馈分频系数 之间的关系是

改写该方程，

我们可以从噪声基底得出期望输出频率的带内相位噪声。

另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。ADF4xxx系列PLL产品的漏电流典型值为1nA。

问题：小数分频的锁相环杂散的分布规律是什么？

答案：小数分频的锁相环由于应用在工作的鉴相频率较高，所以其参考杂散也会分布到偏离载波很远的位置上，环路滤波器可以进行有效抑制。所以在实际使用中，这种参考杂散可以不予考虑。但是由于反馈中引入了小数，特定的小数部分也会引起相应的杂散。其分布规律如下。设小数部分的分母为DEN：

（1）一阶分数杂散。最大的杂散为分子为1或者DEN-1，其次，第二大杂散为，再次，第三杂散的分子为和…，注意，如果正好为整数，那么分子为和处的杂散为0。

（2）二阶分数杂散。最大杂散分布在分子为2和DEN-2处。

（3）高(K)阶分数杂散。最大杂散分布在分子为(K)和DEN-K处。

注：这里FLOOR是去小数取整的意思。 阶杂散分布在偏离中心频率处。

问题：到底用小数分频好还是整数分频好？

答案：从相噪性能上看，小数分频锁相环可以工作在较高的鉴相频率，分频系数N小，在较小信道间隔的应用中，与整数分频的锁相环相比，可以获得较好的带内相位噪声。这时，小数分频的锁相环是首选。但是如果是单频或者信道间隔很大（>几百kHz）的应用，小数分频的这种低相噪优势并不明显。整数分频的锁相环同样可以达到高鉴相频率，低相噪的目的，甚至会超过小数分频的锁相环。另外也需要考虑由于采用了杂散补偿电路，所以该电路会增加环内的相位噪声。

从杂散性能上看，在较小的信道间隔（<10kHz）上，小数分频锁相环远远好于整数分频锁相环，原因是，较小的鉴相频率条件下，由电荷泵漏电流引起的杂散较大。在较大的信道间隔（>1MHz）上，小数分频的锁相环的杂散性能也会比整数分频的锁相环好。在中等的信道间隔（10kHz，1MHz）上，二者表现出差不多的杂散性能。一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。小数分频的锁相环需要良好的频率规划，以避开大的杂散出现。所以使用起来，难度较大。整数分频的锁相环就没有这种限制，容易使用。

从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。

小数分频锁相环因为需要额外的杂散补偿，需要更大的功耗。

小数分频锁相环相比整数分频，价格较高。

问题：ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？

答案：ADISimPLL目前的版本为3.0。支持所有ADFxxx系列的锁相环产品，包括独立的PLL频率合成器和短程无线收发模块ADF70xx系列产品。还没有提供DDS和PLL混合产品（如AD9956，AD9858）的模型。

优点：ADISimPLL大大简化了锁相环设计，这要输入给定条件下的参数（参考输入频率，鉴相频率，输出频率，VCO控制灵敏度，环路带宽，相位裕度，锁定指示方式，环路滤波器的类型等），ADISimPLL就可以方便的计算出环路滤波器的参数值。设计工程师只需要选择最接近的电阻电容就可以轻松完成设计。

ADISimPLL可以给出输出的相位噪声曲线以及锁相环路各个组成部分的相位噪声曲线。只要所设置的模型接近实际的元器件参数，就能保证总的合成相位噪声与实际测试值相吻合。

ADISimPLL提供计算P，A，B，R计数器的值，以方便寄存器的配置。

ADISimPLL可以提供设计工程师所设计的低通环路滤波器的开环和闭环幅频，相频响应。确保设计的系统具有足够的相位裕度，使得系统稳定。

在ADISIMPLL V3.0中，菜单选项中的Tools-Chip Programming选项中，可以看到R，A，B的值，但需要注意的是该工具中给出的R的值是错误的，如下图，参考频率为100MHz，鉴相频率为1MHz，所以R应为100，正好为图中R值的两倍。

问题：分频 – 获得高精度时钟参考源？

答案：在这种应用中，参考频率输入直接输入到反馈分频输入端，VCXO输出的反馈到参考输入端。跟常规的锁相环应用，获得一个高频的信号不同，其目的是用来获得一个低频低噪声的时钟，其原理是利用了锁相环的窄带滤波作用。

问题：PLL，VCO闭环调制，短程无线发射芯片？

答案：如ADF7020/5就是这种应用。最大的传输速率可以达到250kbps。其传输速率受到环路带宽的限制。

问题：PLL，VCO开环调制？

答案：开环VCO调制应用受环路带宽的影响较小，可以达到更高的数据速率。比如欧洲无绳电话系统DECT（the European Cordless Telephone System），其载波的频率范围1.77GHz~1.90GHz，数据速率可以达到1.152Mbps。其方框图如下。

开始，环路闭合，频率锁定到fOUT = N. fREF；环路打开，电荷泵高阻，开启调制的数据，通过高斯滤波器后形成对VCO的控制电压。输出的频率为v*Kv；最后，突发数据完成后，环路重新回到闭环的状态下。

问题：时钟净化----时钟抖动（jitter）更小？

答案：利用锁相环的窄带滤波作用，可以滤除嘈杂时钟上的带外噪声，从而使得时钟抖动更小。ADI提供基于锁相环的时钟分配产品。AD9510/1/2。

问题：时钟恢复（Clock Recovery）？

答案：在有线通信中，常常传送数据的同时，也传送一个时钟。这样就需要一个额外的时钟线。我们可以从传送的数据中用锁相环来恢复时钟，这样就降低了成本。（基础：在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。）ADI的时钟恢复产品有：ADN2804/7，ADN2811/2/3/4/5/6/7/9，ADN2865。