请问AD9361的DATA_CLK和ADC COLCK RATE的关系

您好！ADC_CLK 是BBPLL的分频，CLK_OUT是ADC_CLK的整数分频，DATA_CLK是ADC_CLK经过抽取后输出的数据率，有三个HB滤波器和一个FIR滤波器，如果三个HB滤波器都是能，FIR抽取率为2，那么ADC_CLK就是DATA_CLK的16倍。因此，需要根据您需要的数据率，插值率/抽取率，得出ADC_CLK的频率进行设置。具体的RX Digital Filters在地址为0x003, 0x0F5,0x0F6的寄存器中设置。

您好！ADC_CLK 是BBPLL的分频，CLK_OUT是ADC_CLK的整数分频，DATA_CLK是ADC_CLK经过抽取后输出的数据率，有三个HB滤波器和一个FIR滤波器，如果三个HB滤波器都是能，FIR抽取率为2，那么ADC_CLK就是DATA_CLK的16倍。因此，需要根据您需要的数据率，插值率/抽取率，得出ADC_CLK的频率进行设置。具体的RX Digital Filters在地址为0x003, 0x0F5,0x0F6的寄存器中设置。

问一下，这个DATA_CLK是PP的那个发送信号的同步时钟吗？

如果是的话，有个问题希望解答。在noOS的例程中，默认是FDD模式，2R2T，LVDS模式。接收通道，ADC_CLK是245.76MHz，HB3/HB2/HB1使能，抽取率都是2，FIR旁路，这样算的话DATA_CLK是30.72MHz。这么理解应该没错吧。

ADC_CLK是ADC的采样率吧，也就是ADC输出的样本速率是245.76MSPS，经过Rx Path的一路抽取，一路I或一路Q在FIR出口的样本率应该是30.72MSPS，这个理解是不是也没问题。

在LVDS+DDR模式下，一路I+Q需要4-way，也就是需要2个DATA_CLK周期，也就是当DATA_CLK=30.72MHz是，针对1R1T，在RX_D上的吞吐率也就是30.72÷2=15.36MSPS。针对2R2T，在RX_D上的吞吐率会将为30.72÷2÷2=7.68MSPS。

这不是冲突吗？请问，我的理解哪里出了错误。