ADF4193锁定标准的问题,帮忙看一下,多谢

你好,请教个关于本振的问题:

ADF4193的锁定:从手册上看,当前向分频之后的频率和VCO输出频率分频之后两个频率差在一定范围之内,内部逻辑

检测到连续几个脉冲之内在范围内,就判定为锁定,从手册上看是3ns,是不是可以这样理解:

如果输入频率:10MHz,输出频率:400MHz,鉴相频率为10MHz

这样鉴相周期就是:1/10MHz:100ns,如果差异在3ns,那么假定参考是精确的,那么输出经分频之后的周期就为97ns或者是103ns,这样考虑N分频输出频率就为

412.37MHz或者388.35MHz,这样输出频率与400MHz理想频率好像差异有点大,不知道可以这样理解吗,多谢

  • 0
    •  Analog Employees 
    on Apr 8, 2016 9:23 AM over 4 years ago

    3ns只是数字锁定指示的判决门限,而且是连续若干个PFD都小于这个门限, DLD才指示高, 但并不意味着PD的鉴相误差是3ns,只要环路收敛, 你去看PLL的锁定输出,锁定后如果ref的频率误差不考虑,输出的频率误差是很小的.  甚至可以做到零误差