工程师百问百答——高速电路设计之频率合成和时钟产生

在设计团队不断精益的今天,工程师不仅需要深厚的技术积淀,而且必须能够跨专业设计。从模拟到数字,从硬件电路到软件,样样精通,无所不能。ADI2013在线设计峰会,旨在帮助您在一个日益复杂、压力巨大的世界里简化设计。

这里,我们整理了系列峰会中,1015日举行的“高速系统的频率合成和时钟产生”中工程师提出的一些常见问题和实用问题解答分享给大家。


查看ADI 2013在线设计峰会相关研讨会视频及资料,请点击http://ezchina.analog.com/message/9778

 


基础知识问答

锁相环主要应用在哪些地方

主要用于频率合成的应用中,如收发信机的本振,仪器仪表的频率源等。

时钟芯片的主要应用领域是什么?

时钟芯片的主要应用领域,Low jitter, low phase noise clock distribution 10/40/100 Gb/sec networking line cards, including SONET, Synchronous Ethernet, Clocking high speed ADCs, DACs, DDSs, DDCs, DUCs, MxFEs High performance tranceiver, ATE and instrumentation


是不是此类芯片输出的都是方波?有没有正弦波?

锁相环芯片输出通常为正弦波信号;时钟专用芯片输出为方波时钟信号。


对于零点几Hz的环路带宽的ADPLL来说,其DCO/NCO用什么实现的?

均是芯片内部的组块,不再需要外加模块了。


ADC的采样时钟一般有什么要求?从晶振出来的需要加缓冲或驱动吗?

主要需要考虑驱动能力和抖动性能。加缓冲驱动器主要是为了增加驱动能力,并且可以提高始终信号压摆率。

锁相环和时钟芯片输出的波形是不是都是正弦波?

锁相环输出一般为正弦波,时钟专用芯片一般为时钟方波信号。

当时的PLL 的分频N怎么可以是小数,难道是数字位吗

其实分频器都是由数字计数器实现的,具体可以登陆ADI官网观看锁相环基础知识视频。

DDS参考源用的是低频还是高频?

通常使用高频率,但是目前ADI高速DDS内部具有参考倍频电路,因此低频也是可以的。

使用VCO时,输出频率跟VCO有什么关系

与调谐电压和压控灵敏度等相关。

PLL除了倍频外一般还具有分频功能吗?

有的,如ADF4007

PLL倍频,输出速率最高达到多少

目前最高频率可以到18GHz

PLL捕捉时间一般由哪些因素决定?

锁相环锁定时间通常由环路带宽,电荷泵电流等决定。

小数分频会产生累积误差吗?

锁相环的误差主要通过相位误差和频率误差进行衡量。

PLL出来的频率准确么?

对于输出频率来说是锁定的状态是准确的。通常锁相环输出误差由频率误差和相位误差进行衡量。

多高的频率下需要考虑使用DDSPLL

主要取决于应用需求。目前ADI的产品,DDS最高输出频率1.4GHzPLL最高可达到18GHz

提高鉴相频率,会对相位噪声产生怎样的影响

在输出频率一定时,提高鉴相频率一般会改善PLL的相位噪声,因为PLL贡献的噪声等于FOM + 10log (fPFD) +20logfout/fPFD)。

频率合成器PLL基准输入是一个稳定、无干扰的恒定频率信号吗?

一般应用是这样的。但是我们的时钟芯片有的应用到时钟去抖应用中,基准源本身质量可以不高,例如AD9557。

环路滤波器在实际调试时,怎么根据频谱的状态,调整环路参数?

一般根据相位噪声测试曲线,看环路滤波器带宽是否合适,与VCO开环噪声相比较。可以根据VCOPLL相位噪声交点,确定最合适的环路滤波器带宽。

DDS系统和其他系统优势在哪里?

首先,DDS具有极高的频率精度,例如AD9910,系统时钟为1GHz时,频率精度约为0.23Hz,用锁相环是很难实现这样的频率间隔的;第二,DDS具有非常好的频率灵活性,数字控制频率输出;第三,DDS具有扫频能力,并且有极快的跳频速度,例如AD9910的最短跳频时间为4ns,而锁相环变频时需要重新锁定,锁定时间通常为几十us至百us限制了其调频速度。第四,DDS可以进行频率、幅度和相位调制,改变频率输出时相位能保持连续。

DDS输出的的时钟是否要去耦之类的设计?

需要使用低通滤波器滤除镜频和时钟的倍频等杂谱。不需要去耦,去耦一般是直流上的一个概念。

倍频系统、分频系统是不是一种算法?

DDS是一个分频系统,包括参考时钟部分、相位累加器、相位到幅度的转换单元、以及DAC。主要是硬件组成了系统。

Top Replies

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    •  Analog Employees 
    on Nov 6, 2013 8:17 AM over 7 years ago

    ADI产品及应用

    混频器的本振能否用AD9517

    也可以的,但是一般用ADF41xx系列的PLL芯片。


    DDS输出的是正弦波,怎么可以作为FPGA的时钟呢?这不是矛盾吗?

    也可以输出方波的DDS,例如AD9834AD9833AD9837AD9838。


    有什么好的介绍控制DDS杂散的应用笔记可以推荐一下吗?

    AN-927讲解了杂散来源,以及如何判断杂散原因,如何排除,请点击《确定杂散来源是DDS/DAC还是其他器件(例如开关电源)http://www.analog.com/static/imported-files/zh/application_notes/AN-927_cn.pdf


    要设计20MHz~2GHz的频率合成器 ADI都哪些芯片呢?

    您好!集成VCO的锁相环产品,目前没有这么宽范围的,最宽范围的是ADF4351,最高频率可以到4.4GHz,但是低频只能到35MHz。如果不集成VCO的话,那么最大挑战应该是几乎没有VCO可以覆盖这么宽的范围。因此想要产生20MHz~2GHz信号,可以考虑使用锁相环产生高频频率,通过分频器分频产生。


    推荐几款常用固定分频器件的型号

    不太确定您的输入频率和输出频率,通常固定分频器产品为ADF500X系列产品。


    请问一下,项目用到扫频,中心频率在10Mhz,扫频范围为9.5Mhz~~10.5Mhz,频率步长100Hz,请问采用那款DDS适合?

    您可以考虑使用AD985X系列产品。


    怎么分频啊?用什么芯片?

    DDS 有分频的功能,例如DDS可以输入1GHz,输出0~400MHz的任何频率,有软件控制。PLL有倍频的功能。当然我们也有专用的固定分频器件,例如ADF5000 ADF5001, ADF5002


    ADI目前能够做到的最高速的时钟频率是多高?

    集成VCO的时钟芯片输出频率较高的是2~3GHzPLL芯片输出的频率取决于VCO频率和反馈RF输入频率ADF41020可以到18GHz

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    •  Analog Employees 
    on Nov 6, 2013 8:17 AM over 7 years ago

    ADI产品及应用

    混频器的本振能否用AD9517

    也可以的,但是一般用ADF41xx系列的PLL芯片。


    DDS输出的是正弦波,怎么可以作为FPGA的时钟呢?这不是矛盾吗?

    也可以输出方波的DDS,例如AD9834AD9833AD9837AD9838。


    有什么好的介绍控制DDS杂散的应用笔记可以推荐一下吗?

    AN-927讲解了杂散来源,以及如何判断杂散原因,如何排除,请点击《确定杂散来源是DDS/DAC还是其他器件(例如开关电源)http://www.analog.com/static/imported-files/zh/application_notes/AN-927_cn.pdf


    要设计20MHz~2GHz的频率合成器 ADI都哪些芯片呢?

    您好!集成VCO的锁相环产品,目前没有这么宽范围的,最宽范围的是ADF4351,最高频率可以到4.4GHz,但是低频只能到35MHz。如果不集成VCO的话,那么最大挑战应该是几乎没有VCO可以覆盖这么宽的范围。因此想要产生20MHz~2GHz信号,可以考虑使用锁相环产生高频频率,通过分频器分频产生。


    推荐几款常用固定分频器件的型号

    不太确定您的输入频率和输出频率,通常固定分频器产品为ADF500X系列产品。


    请问一下,项目用到扫频,中心频率在10Mhz,扫频范围为9.5Mhz~~10.5Mhz,频率步长100Hz,请问采用那款DDS适合?

    您可以考虑使用AD985X系列产品。


    怎么分频啊?用什么芯片?

    DDS 有分频的功能,例如DDS可以输入1GHz,输出0~400MHz的任何频率,有软件控制。PLL有倍频的功能。当然我们也有专用的固定分频器件,例如ADF5000 ADF5001, ADF5002


    ADI目前能够做到的最高速的时钟频率是多高?

    集成VCO的时钟芯片输出频率较高的是2~3GHzPLL芯片输出的频率取决于VCO频率和反馈RF输入频率ADF41020可以到18GHz

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