下图为AD9957中文数据手册第4页的表1截图,,则AD9957在使用REF_CLK的时候,工作频率至少为60MHz(REFCLK乘法器禁用时),或3.2*12=38.4MHz(REFCLK乘法器使能时,乘以12是因为数据手册第34页说PLL支持非常宽的可编程倍频系数(12至127倍)),对吗?
其实,我只想让SYS_CLK = 31.5 MHz,可以实现吗?
谢谢!
请您参考AD9957数据手册PHASE-LOCKED LOOP (PLL) MULTIPLIER部分,关于VCO的范围,约覆盖了400MHz~1000MHz,因此,如果使用PLL的话,倍频后的结果需要在这个范围内。因此,3.2*12=38.4MHz是不可取的。SYNC_CLK是四分之一的系统时钟,如果想要输出31.5MHz的话,不能使用PLL,需直接输入频率。
您好!
我的问题表述有错,我想要9957的工作频率fSYSCLK,是31.5MHZ,或者更小,那么可以直接输入该频率吗?
不可以的。不使用片内的倍频器、参考输入分频,直接输入频率时,频率范围是60~1000MHz
谢谢!
那也就是说AD9957的工作频率至少为60 MHz,对吗?当使用倍频器的时候,工作频率至少为400 MHz。
您好!
如果使用外部参考时钟,那么有什么指标要求?应该提供正弦波还是方波时钟?