AD9517-3 PLL无法锁定

Question

您好，我们想得到120MHz的时钟信号，请问为什么ad9517-3不能够锁定，参数设置如下： 
 R = 1 A=0x04 B=0x16 
 Prescaler P , use DM mode (Divide-by-8 (8/9 mode)) 
 VCO divider = 3 
 Channel Divider=0x21（分频系数为5） 
 
 参考时钟为10MHz，PFD为10MHz，使用内部VCO 
 请问是什么原因？ 
 
 多谢！

ADIApproved · Accepted Answer

Kerb, 
 使用AD9517的几个注意事项：PLL1 工作模式应该为正常。VCO需要校准到指定的频段，条件是，进行正确的分频器配置，设计合理的模拟锁相环滤波器（通过ADISimCLK）。这里你提到10MHz的参考输入，PFD为10MHz，若10MHz是晶振等干净时钟源，可以设计一个100KHz的左右的滤波器来得到一个高频输出，若参考10MHz的为较差的源，如CDR恢复钟，需要设计较窄的滤波器来去抖，对AD9517而言，最窄的滤波器建议在1kHz左右。另外需要注意的是电荷泵电流在仿真完成后，不要随意调整大小，以避免相位裕度损失太多引起失锁。若能发给我们你的AD9517.stp文件及原理图PLL滤波器，我们可以帮你检查。 
 Yiming