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AD9516-1输出问题

Thread Summary

用户在AD9516-1的REFIN2上连接了20MHz晶振,REFIN1悬空。当通过FPGA控制REF_SEL脚切换参考时钟源到REFIN1时,尽管LD信号为低,OUT6仍输出时钟信号,但频率不正确。最终解释为:PLL失锁时,VCO仍可能在可调范围的边界频率输出信号。
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ADI工程师你好,我在9516-1的REFIN2上连接了一个20MHz的晶振,REFIN1悬空处理,OUT6出60MHz的单时钟信号。当FPGA控制REF_SEL脚将9516-1的参考时钟源手动控制切换到REFIN1时,观测到LD信号为低,但OUT6还是会有一个时钟信号输出,只是频率不是60MHz。此时REFIN1上没有参考时钟,OUT6输出不应该时钟么?

AD9516-1配置如下:

Parents
  • 当参考在REF2上时,AD9516初始化成功,输出正确的60MHz, VCO=2400MHz,当参考切换到REF1,由于锁相环检测不到参考输入,锁相环还是去跟踪这样的信号,即VCO的频率发生偏移试图图跟踪参考,在VCO当前段的可调范围内(通常几兆Hz),依然无法让PFD输入信号达到平衡,所以PLL 失锁,但是VCO依然有输出,频率应该是在VCO当前段的最低频率处或者最高频率处。

Reply
  • 当参考在REF2上时,AD9516初始化成功,输出正确的60MHz, VCO=2400MHz,当参考切换到REF1,由于锁相环检测不到参考输入,锁相环还是去跟踪这样的信号,即VCO的频率发生偏移试图图跟踪参考,在VCO当前段的可调范围内(通常几兆Hz),依然无法让PFD输入信号达到平衡,所以PLL 失锁,但是VCO依然有输出,频率应该是在VCO当前段的最低频率处或者最高频率处。

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