锁相环锁定之后输出频率与参考频率相位问题

Question

一直觉得锁相环出来的时钟（整数倍参考时钟频率）应该和参考时钟边沿对齐。对看了锁相环的一些推到公式后，发现锁相环锁定后只要相位恒定，也认为是锁定，这就造成了边沿不对齐的情况。后来查看了ADI官方的文档《Phase Locked Loops for High-Frequency Receivers andTransmitters–Part 3》以及几篇帖子《[博客大赛]锁相环锁定后的相位问题（二） - zhaopingtao的博客 - EDN China博客》，发现ADI使用的PFD可以做到频率和相位的对其。但在论坛里发现了一个实验帖https://ezchina.analog.com/message/21149#21149结果是80M参考时钟与80M输出时钟边沿没有对齐，这里就很纳闷，它们的相位差到底是由于线路延迟出现的还是真的是由于锁相环本身没有相位对齐造成的？

ADIApproved · Accepted Answer

要保证输入与输出之间的相位关系，需要明确以下几点： 
 1. 参考是否分频R，分频比为R (R>1)会引起R个相位模糊。 
 2. 输出通道分频D，通常所有时钟输出的相位关系可以通过SYNC信号对齐（若所有输出是整倍数关系） 
 3. 只有鉴相器两端的相位是对齐的（锁定） 
 4. 那如果保证输出与输入的相位关系呢？方法有几个：a) 用零延时，b)用固定延时，可以用参考的某一个沿去同步输出。)