关于AD9914的一些问题

因为我是这方面的初学者,所以问题可能比较基础请见谅。问题主要是以下几个:

1、我想通过我们实验室已有的NI公司集成好的FPGA来控制这款芯片,我首先是给AD9914配置外围电路,然后把需要用到的引脚通过 Pin Header与外部FPGA链接。想问下这种方式是否可行?

2、我想用并行方式来控制AD9914,我在官网上找的示例代码是串行模式的,如果我想用并行方式实现单频输出,麻烦您能否告诉我具体过程(越详细越好)。

3、数据手册上 “SYNC_CLK ,数字输出。芯片中的很多数字输入(如I/O_UPDATE、PS[2:0]和并行数据端口D0至D31)必须在该信号的上升沿阶段设置”。“并行数据时钟(SYNC_CLK)AD9914可以在SYNC_CLK引脚上产生一个1/24 DAC采样速率的时钟信号(并行数据端口采样速率)。SYNC_CLK作为并行端口的数据时钟使用”。我不理解是什么意思,这个输出的时钟信号必须外接到FPGA上么?我写入控制字时用FPGA自带的时钟可以么?

4、关于DAC CAL “DAC校准输出CFR4控制寄存器(0x03[24])中的DAC CAL使能位必须手动设置,并且每次上电以及每次REF CLK或内部系统时钟改变以后需清零。它触发内部校准程序,以优化内部DAC时序的建立和保持时间。校准失败可能降低性能,甚至导致功能故障。校准DAC时钟的时间长度通过下式计算:...”

DAC校准如何配置?是不是说“每次上电以及每次REF CLK或内部系统时钟改变以后”需要将DAC校准配置(0F ---01)之后保持时间t=531840/fs,保证校准完成之后在配置(OF-00).

5、之前我们通过上海E络盟代理公司买到了几个芯片,但是他们说只有这几片了,能否推荐我其他购买的途径。

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  • 问题1.2.  AD9914可以采用并行方式控制,以实现更快的跳频。只是外部控制板的信号连接线太多,并且并行口的速率为1/24*fdac,若fdac=3.5GHz, 并口速度将达到146MHz,数据线的信号完整性以及延迟的的一致性需要考虑,跨板连接的地线要可靠,并用尽可能短的低阻抗地线连接。若仅仅完成初始化不进行快速跳频,还是以串行方式为宜。

    问题3.AD9914的并口时钟是AD9914内不产生的,即SYNC_CLK,这个信号需要引到FPGA上,FPGA用这个时钟送数据。

    问题4. DAC的校准需要系统时钟配置好后,发布以下命令实现: REG0x03.bit24=1, IOUpdate,REG0x03.bit24=0, IOUpdate.

    问题5. 可以联系当地ADI其他代理商,如艾睿电子,安富利,世健。

    办事处与代理商 | 亚德诺半导体

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