在OASIS中对于环路进行仿真，有时候的确会出现「The total number of PWL topologies has exceeded the set limit.」的提示。这里的PWL是指PieceWise Linear，之所以会出现这个问题是因为OASIS或SIMPLYS中对于PWL topology的数量有一定的限制，当仿真时所用的PWL topology的数量超过最大值后就无法继续仿真了，而使用过小的输出分压电阻会增加仿真时需要的PWL topology数量，从而导致错误的出现。