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时钟相位同步问题

希望设计一个输出时钟和输入参考时钟相位固定的PLL电路(不要求对齐,但多次上下电之间相位关系要固定);

分析了现有PLL PFD的结构,即使PFD输入的两个时钟有相位差,但频率相同的话也能锁定;也就是说PFD看起来只能保证频率锁定;

实际用AD9510也测试了,输入的R分频这些设置为1,多次上电测试发现,输出时钟和输入时钟的相位在每次上电后都不同,也没有发现有什么规律;

所以请教大家是否有类似的时钟方案能够实现输入输出时钟相位固定的方案?