希望设计一个输出时钟和输入参考时钟相位固定的PLL电路(不要求对齐,但多次上下电之间相位关系要固定);
分析了现有PLL PFD的结构,即使PFD输入的两个时钟有相位差,但频率相同的话也能锁定;也就是说PFD看起来只能保证频率锁定;
实际用AD9510也测试了,输入的R分频这些设置为1,多次上电测试发现,输出时钟和输入时钟的相位在每次上电后都不同,也没有发现有什么规律;
所以请教大家是否有类似的时钟方案能够实现输入输出时钟相位固定的方案?
推荐使用 HMC7044,其可以实现输出信号间的相位同步,也能保持与输入时钟(CLKINx)间的固定相位差,具体实施如下:
Example:fCLKIN0 = 50M,fOUT0 = fOUT1 = 580M => 参考GUI配置如下:
我看了手册框图,没看出来哪部分电路可以实现输入输出相位关系固定的功能,7044你们是实际测试过这个功能吗?是否可以分享下测试结果
请根据上述内容实际测试验证。另测试结果暂不提供,烦请谅解。