锁相环芯片选型及相关问题

目标:以1040MHz的差分时钟经25米长的电缆传输到至少两块线路板上,倍频为200MHz的时钟;要求此两板上的200MHz时钟保持同步,或者说在每次上电的情况下保持恒定的相位关系。

锁相环应用中的疑问:

1、传输线为25米,产生的附加抖动易引起锁相环失锁吗?锁相环对输入信号的抖动范围有要求吗?为保证输出的200MHz时钟稳定,锁相环对输入的时钟信号有什么具体的要求?

2、在锁定的状态下,若出现输入信号的过大抖动或频率变化或短暂信号无输出后重新恢复,锁相环能自动重新捕获重新进入锁定状态吗?

3、是否可通过锁定状态的输出管脚来判定是否处于锁定状态?在失锁的状态下是否可通过全局复位来让其重新进行捕获?

4常见的倍频锁相环结构,设输出时钟clk_out的频率为输入时钟clk_inn倍;输出时钟clk_out的分频信号clk_f与输入时钟clk_in的相位差是恒定的,但能保证输出时钟clk_out和它的分频信号clk_f的相位在每次上电时都是恒定的吗?以5分频为例,clk_f可在5个不同计数值的位置输出,同时可在clk_in的上升或下降沿输出,也就是说clk_fclk_out的可能相位关系存在10钟状态,在每次上电时都能保证是恒定的其中一种状态吗?是否可以把倍频锁相环中的分频器取消而直接实现反馈功能,这样能保证倍频输出时钟clk_out和输入时钟clk_in的相对相位也是恒定的?

  • 主要的难点在于如何保证信号经两锁相环倍频后还能够保证每次上电的相对相位关系是恒定的,也就要求倍频出的信号相位与输入相位关系的在每次上电都是不变的

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    •  Analog Employees 
    on Oct 19, 2015 12:50 PM

    推荐一个相关资料,供参考

    超详细的锁相环常见问题解答~

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    •  Analog Employees 
    on Oct 29, 2015 5:47 PM

    ,  对于问题1,使用传输线来传输时钟,需要考虑的首要问题是匹配,其目的是防止信号的反复反射。我们假定传输线的带宽足够大,即时钟的高频分量也能从源端传到接收器端,这样,信号的上升、下降沿可以无损的传递,即信号的Slew Rate可以得到保证,抖动也不会增加,若搭建的传输线是一个带宽有限,如仅能输出基波信号,那么信号的Slew Rate会被降低,这时信号的Slew Rate 被限制在2*pi*f*A, 这里f是信号的基波频率,A是单音信号的摆幅。Slew Rate 降低意味着信号的抖动有可能会恶化(这发生在信号频率比较低的应用中,如几MHz信号)。2. 参考发生扰动,如相位突变,那么PLL会被动跟踪,输出的频率和相位都会发生变化,经过几个时间常数后,锁相环重新稳定,这对模拟锁相环是适用的,但是对数字锁相环,如AD9557/8/9/4,参考的相位变化可以被数字锁相环吸收掉,这样输出的频率和相位不会发生变化,我们称之为PBO (Phase Build Out) Reference Switching。3. 锁相环通常会提供锁定指示信号。但是在失锁之后,用RESET会复位所有寄存器,输出时钟会消失,需要对锁相环重新配置和VCO校准才能正常工作。4,这里你需要的是输出与输入保持固定的相位关系,实际上是零延时要求。ADI的时钟芯片如AD9520/2, AD9523等都提供零延时功能。需要注意的,参考分频必须为1,否则会出现相位模糊,如你所述。

  • 也就是说,满足我应用要求(倍频且零延时)的锁相环没有?

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    •  Analog Employees 
    on Nov 16, 2015 6:52 AM

    AD9520/AD9522/AD9523都可以实现。