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这次的电子书是关于射频领域的干货资料《射频与微波技术实用手册》合计15万字、400+页的干货资料，希望能够为各位筒子提供参考~
这本《射频与微波技术实用手册》，搜集了ADI官方网站的相关资料，按ADI信号链产品进行分类整理，共48篇技术文章，旨在梳理射频与微波电路设计中的常见问题及其解决方案，为广大从事该专业的工程师以及电子工程相关学子提供参考指南。
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什么是PLL频率合成器?
利用频率合成器，设计人员可以产生单一参考频率的各种不同倍数的输出频率。其主要应用是为RF信号的上变频和下变频产生本振(LO)信号。频率合成器在锁相环(PLL)中工作，其中鉴频鉴相器(PFD)将反馈频率与基准频率的某一分频形式相比较(图1)。PFD的输出电流脉冲经过滤波和积分，产生一个电压。此电压驱动一个外部电压控制振荡器(VCO)提高或降低输出频率，从而驱动PFD的平均输出接近零。
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使用多个时钟时，如何改善系统性能？在使用同一时钟源产生多个时钟时，一个常见的问题是噪声，通常表现为存在于噪底之上的杂散，这是因为单一时钟源被倍频或分频为多个时钟。偏移各时钟的相邻沿可以降低噪声杂散，或者完全消除杂散，这具体取决于系统的时序裕量。这一现象是一个时间变量系统，其中时钟信号的破坏与时域中的干扰位置相关。干扰位置是固定的，因此时钟的破坏程度与干扰的幅度成比例，就像在线性系统中一样。
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确定杂散来源是DDS/DAC还是其他器件
直接数据频率合成器(DDS)因能产生频率捷变且残留相位噪声性能卓越而著称。另外，多数用户都很清楚DDS输出频谱中存在的杂散噪声，比如相位截断杂散以及与相位-幅度转换过程相关的杂散等。此类杂散是实际DDS设计中的有限相位和幅度分辨率造成的结果。其他杂散源与集成DAC相关——DAC的采样输出产生基波和相关谐波的镜像频率。另外，因DAC非理想的开关属性可能导致低阶谐波的功率水平升高。最后一种杂散源是在系统时钟频率的基波与任何内部分谐波时钟(例如，ADI直接数字频率合成器提供的SYNC_CLK)之间产生的混频产物。如果通过改变DDS频率调谐字使杂散与DDS/DAC相关，则并不难确定杂散源。这是因为改变调谐字时，上述所有杂散噪声的频率偏移均随基波变化。
图1所示为DDS的500MHz参考时钟，由一个100KHz音实现10%的AM调制。该参考时钟源是一款Rohde andSchwartz具有调制功能的SMA信号发生器。图1中的灰色线为无调制条件下的参考时钟。图2中，同一100KHz音以完全相同的频率偏移传输到DDS/DAC输出，不受调谐字频率影响。图2中的频率调谐字表现出四个相互叠加的不同DDS载波。注意，在全部四个载波改变时，参考时钟杂散的频率偏移保持不变；但该杂散的幅度以20log(x)为单位发生变化，其中，x为参考时钟频率与DDS载波频率之比。
