Category: Software
Product Number: AD9680
我现在用fpga jesd204b子类1+ad9680采集数据，fpga是xilinx7z035，子类1模式下，目前配置不同速率测试，均发生了周期断链现象，如输入时钟312.5M（fpga和adc同源同频），L=2，线速率6.25Gbps；还有输入时钟500M，线速率10G都是在约0.5ms左右发生断链，从vivado里查看是GT_PLL_LOCK断链，约113个core周期后,GT_PLL_LOCK自动恢复。并且子类0下也测试了，sync信号发出后也是采集数据很快就断链了，说明和sysref信号无关。目前发现pcb板图上时钟进入adc和fpga的走线长度不一致，外接时钟是先进入adc芯片，之后再经过约10cm之后进入fpga时钟pin脚，，这个断链和pcb设计里时钟走线有关系吗？如果有关系是什么原理？还是其他原因导致的？感谢大佬支持 
