Category: Hardware
Product Number: AD9910
我用FPGA驱动AD9910没办法锁定PLL到1GHz。（PLL_LOCK引脚一直是低电平，REFCLK_OUT有时钟信号）
我用了50MHz外部有源时钟，但之前降压没计算好，REFCLK输入大于1000mvpp，后来发现问题后降压到700mVpp。
计算环路滤波电路，根据计算公式，我采用分频系数N=20，鉴相器增益KD=387uA，VCO增益KV=850MHz/v,开环带宽fOL=200kHz，相位裕量0.785（45°），得出R1 ≈ 92.25 Ω，C1 ≈ 20.81 nF，C2 ≈ 4.32 nF。
设置CFR3寄存器也使能了PLL标志位。我的串行通讯设置没有问题，可以正常初始化设置，但因为没法锁定时钟，导致我输出5MHz正弦信号实际只有3.5MHz。
请问问题出在了哪里呢。
