Category: Hardware
Product Number: ad9695
我目前调试的开发板为：3个AD9695（分别为A、B、C）和 1 个 lmk04828 时钟芯片。其中lmk04828芯片工作在 Cascaded Zero-Delay Dual-Loop Mode 模式，sysref 连续产生。
在verilog的程序中，采用同一个jesd204 rx IP核同一个rx IP核（ default SYSREF always 为 SYSREF always on）。目前通过调整 declk 和 sysref 的延时，能够让 rx ip核 输出的rx_tvaild是否在同一core clk周期中拉高。
但是从结果来看，AC的采样数据是同步的，AB并没有同步。下图分别为AB、AC采样同一正弦波的结果：
这是否和AD9695寄存器（0x128、0x129）中sysref的建立保持状态有关？或者多芯片同步的方案有什么参考的吗？
