AD9361的 LVDS接口问题

我使用AD9361 + FPGA的架构搭建自己定义的SDR平台,硬件制作完成后测量AD9361时发现ad9361的接口采样率超过21M时接口的 interface_time_analysis就会失败,测试了LVDS在不同采样率下的波形如下:

采样率15M:

采样率20M:

采样率25M:

可以看出25M的时候LVDS信号变形已经相当严重了,又遇到过这种情况的吗?