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validate design时候出现了IP核被lock的问题

目前在项目中准备使用ad7616芯片并已购买,但在FPGA的使用过程中出现了一些问题,我使用了github上的hdl核(hdl-2016_r2),但是当我在xillinx vivado2016.2中创建项目,然后create block,然后将ad7616核添加之IP核仓库并添加到design中后,开始validate design的时候出现了IP核被lock的问题(错误截图见附件),一直没法解决,各位大神帮帮忙!