最近在调试AD9928和ICX694项目,到最后配置ICX694驱动一步了,按照ICX694手册的时序,LH的信号应该需要一致的,但是HL_A和HL_B始终极性相反,就连HBLK的时候极性设置为相同的时候他的极性也相反的,但是没有什么寄存器是关于HL_A和HL_B之间关系的呀?
还有VSG信号,为什么我设置的VSG管脚中有的可以叠加出来有的不能叠加出来呢?
最近在调试AD9928和ICX694项目,到最后配置ICX694驱动一步了,按照ICX694手册的时序,LH的信号应该需要一致的,但是HL_A和HL_B始终极性相反,就连HBLK的时候极性设置为相同的时候他的极性也相反的,但是没有什么寄存器是关于HL_A和HL_B之间关系的呀?
还有VSG信号,为什么我设置的VSG管脚中有的可以叠加出来有的不能叠加出来呢?
您好,之前问题解决了,现在有个新问题,就是从机模式下根据控制字解析出来的行有效信号长度为什么会变化呢?简单的说,从机模式下FPGA给AD提供的HD高电平长度是2750,但是根据AD输出LVDS数据解析出控制字后,一行的长度是2750或者2751或者2752,为什么呢?解串是没有问题的,因为所以的控制字都是很稳定的。
你好,我现在也遇到vsg不能叠加出来的问题了,请问一下,你是怎么解决的呢?有什么需要注意的地方呢?还望指教一点,谢谢!
你好,我现在也遇到vsg不能叠加出来的问题了,请问一下,你是怎么解决的呢?有什么需要注意的地方呢?还望指教一点,谢谢!