有关AD7895异常时序问题

来自网友y k 的提问

您好

 

我知道用户必须以数据手册中图3所示的时序图为依据。但是,当系统出现异常时,我认为有必要注意。下面的三种情况是什么类型的行为?系统变得异常时,有办法来消除吗?

  1. 1. BUSY:Hi期间向SCLK输入脉冲

              用户发现BUSY一直保持高电平

  1. 2. 在输入SCLK期间向CONVST输入低电平
  2. 3. 输入15个或更少的SCLK脉冲

如果您能在728日前回答第一个问题我将不胜感激。

 

我知道下面的问题对您来说很困难。如果您有什么建议,请告诉我。

请参阅附件。

有办法消除BUSY一直保持高电平的现象吗

 

谨致问候!

  yk

Timing.ppt
  • YK您好

     

    感谢您的提问。

     

    我看到了您附件中的图。启动系统电源时图中显示VDD尚未建立在它尝试建立的同时存在一个数字脉冲CONVSTBUSYSCLKAD7895数据手册第3页的绝对最大额定值部分显示数字输入电平取决于VDD-0.3VVdd + 0.3V。这意味着,Vdd必须先建立,因为数字电平取决于Vdd值。

     

    CONVST变为LO采样保持放大器进入HOLD状态导致BUSY引脚变为HI表示转换正在进行转换完成时变为LO。这还表示可从输出寄存器获得数据。通过读操作访问该数据,它由16SCLK脉冲组成。不建议在CONVST的下降沿期间输入SCLK脉冲,此时刚好也是BUSY信号上升沿的开始,它会复位输出寄存器的结果。

     

    在输入SCLK期间(假设读操作期间)向CONVST输入LO,将导致移位寄存器复位,进而将开始新的转换周期。

     

    AD7895计数串行时钟边沿,以便知道应该将输出寄存器的哪一个数据位放在SDATA上。必须提供16SCLK脉冲才能访问完整转换结果。

     

    希望这对你有所帮助。

     

    此致

    · Jonathan
  • 0
    •  Analog Employees 
    on May 8, 2019 10:42 AM
    This question has been closed by the EZ team and is assumed answered.