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关于高速AD差分时钟驱动的问题


		

			

									
						shiftc
					
							

			
				
									
											
							 		
		        	            							
			
			    	
			                    
                
				                on Dec 31, 2013 
				
			
			
		


				
		

			
原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平

 
如图为AD9233的推荐的时钟输入方法：

 

 
由于不希望增加时钟管理芯片增加成本，可否直接使用低抖动的有源晶振 2v5/3v3的输出如图连接？

 
或者 ，可否直接使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚？