原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平
如图为AD9233的推荐的时钟输入方法：
由于不希望增加时钟管理芯片增加成本，可否直接使用低抖动的有源晶振 2v5/3v3的输出如图连接？
或者 ，可否直接使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚？
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谢谢。请快些
您好。如果不改变频率，可以这么设计。请参考数据手册中，评估板的时钟设计部分
我看了下AD9515时钟芯片的spec，上面说的抖动特性是加性的，也就是说ad9515所产生的时钟抖动还是>=其时钟源的抖动？也就是说AD9515没有抖动消除的功能
您好！如果时钟输入，分频数为1时，输出的抖动时增加的，这种情况下抖动是增加了的。如果有分频的话，相位噪声减小20log（N），其中N为分频数，也还是需要考虑附加的抖动。一般内部有锁相环的时钟芯片，例如AD9516，是由频率合成的同时减小抖动。AD9515是一个分频和时钟分配，提供相应驱动的功能。