自制AD7606模块,通过FPGA控制,并行输出数据时,数据高位DB[9:15]均是高,数据位DB[8]始终为低,其余数据位DB[0:7]正常,导致输出数据始终为负数,请问这是什么问题导致的
转换时间够吗?busy信号正常吗