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AD4080在4MSPS连续采样时，后半段转换结果异常（3MSPS正常）

wangsq — Tue, 21 Jul 2026 01:49:08 GMT

各位好，我在使用AD4080时遇到一个问题，想请教一下。

使用场景： 用AD4080对线性阵列信号做连续采样，每帧2048个点，CNV同步外部时钟。

配置：

Normal模式（0x02=0x00，默认）
20位分辨率
CMOS CNV模式（CNV-接GND）
SPI多通道模式（0x15=0x45）
FIFO watermark设为2048（0x1E=0x0800）
DCLK约1-2MHz读数据

问题：

3MSPS时完全正常，2048个点结果正确
4MSPS时，前约1750-1790个点正确，但之后突然跌落到最后~260个点全部为暗电平（接近零）。cliff位置在每次采集间有约±38个点的抖动

已排除的原因：

模拟输入：示波器探了从信号源到AD4080输入脚的6个测试点，4MHz下信号全程完整，尾部无任何衰减
CNV时序：CNV频率与像素时钟严格一致，2048个CNV脉冲无遗漏
FIFO/SPI读出：REG14诊断显示fifo_full=1（watermark到达，正常）、read_done=1（2048个值全部读出成功）、cnv_err=0
DCLK速率：1.07MHz改到2MHz无变化
积分时间：625µs到10480µs无影响
硬件：换了同一设计的新板子，问题完全复现

结论： AD4080完成了全部2048次转换，SPI也成功读出了全部2048个值，但最后~260个转换结果本身是错的（暗电平），而此时模拟输入是正确的。问题在ADC内部。

我的猜测： 可能是AD4080内部基准或偏置电压在持续高速转换中逐渐跌落，~1750次转换后内部节点降到阈值以下，SAR比较器无法正常工作，但数字状态机仍在运行所以FIFO和读出都正常。3MHz时跌落速度慢，2048次内没到临界点所以正常。

请问ADI的工程师：

4MSPS持续转换是否有已知限制或errata？
我上面的分析方向是否合理？内部是否存在类似这种持续转换后基准/偏置电压跌落的机制？
有没有推荐的寄存器配置或工作模式可以解决这个问题？

我会在帖子下附上3MHz和4MHz的波形对比图，cliff非常明显。感谢！

AD9516-0 PLL无法lock和无法通过REFMON管脚观测REFIN1 clk

JimHuang — Thu, 09 Jul 2026 08:18:39 GMT

Hi,

问题1:PLL无法lock

对应配置顺序如表所示

顺序	w/r(1bit)	w1 w0(2bits)	addr(13bits)	data(8bits)
1	0	00	0x000	0x99
2	1	00	0x003	（回读出来是0x01，SPI通路应该正常）
3	0	00	0x010	0x7D
4	0	00	0x011	0x02
5	0	00	0x012	0x00
6	0	00	0x013	0x02
7	0	00	0x014	0x08
8	0	00	0x015	0x00
9	0	00	0x016	0x05
10	0	00	0x017	0x00
11	0	00	0x018	0x06
12	0	00	0x01C	0x82
13	0	00	0x1E1	0x02
14	0	00	0x232	0x01
15	0	00	0x018	0x07
16	0	00	0x232	0x01

当前暂未配置输出端口相关配置寄存器，仅为验证PLL是否能锁定。

AD9516-0原理图

对应时钟芯片

AD9516_40M_1的示波器探测的结果图

问题2：无法通过REFMON管脚观测REFIN1 clk

想通过REFMON管脚，观察芯片REFIN1的时钟，REFMON接在FPGA3.3v的管脚上。目前FPGA能够通过REFMON管脚观测到，已正确选择REFIN1作为参考时钟且Status REF1 frequency是高电平，但是FPGA无法通过REFMON观测到REF1 clock的高低电平变化。

对应配置顺序如表所示

顺序	w/r(1bit)	w1 w0(2bits)	addr(13bits)	data(8bits)
1	0	00	0x000	0x99
2	1	00	0x003	（回读出来是0x01，SPI通路应该正常）
3	0	00	0x01C	0x82
4	0	00	0x01B	0x01
5	0	00	0x232	0x01

AD9914上电波形小概率波形严重畸变

HAHA123321HA — Sat, 07 Feb 2026 02:49:27 GMT

AD9914使用DRG模式进行IOUPDATE触发式的生成脉冲内线性扫频信号，但是上电波形十次可能有一次波形严重不正常，如图和时频。

多片AD9914同步问题

HAHA123321HA — Wed, 04 Feb 2026 03:48:32 GMT

现在我在使用三片AD9914进行SYNC_CLK的同步，我现在使用AD9513已经实现了三片SYNC_IN的同频同相，同时对三片芯片做了统一的DAC校准和IO_UPDATE，但是我没办法利用SYNCLK，因为他的驱动能力太弱了，现在的情况是我现在所做的步骤无法使我三片DDS的SYNC_CLK同步，请问可能是什么原因呢？如果我不拿SYNC_CLK做参考这个同步是可能的吗？

REF_CLK是ADF4377提供的2.8GHZ提供给三片AD9914。

使用AD9954/3/2/1的ASF调节输出波形幅值时，会影响DAC的输出位数吗？

Jesse__S — Mon, 05 Jan 2026 06:24:59 GMT

AD9954/AD9953/AD9952/AD9951有一个ASF(Amplitude scale factor)的14bit寄存器，可以调节输出波形的幅值，这里的幅值调节是否对AD9954内部14bitDAC的输出位数产生影响，是否还能保证在ASF修改为任意值时，DAC的输出位数都是14bit。如果修改ASF会影响DAC输出位数，那么有没有其他调节输出波形幅值的方法？

AD9910

SGSD — Tue, 30 Dec 2025 09:04:48 GMT

我设计的ad9910电路板，放在机箱中机箱模块5v供电，机箱收到静电时ad9910的输出会归零，通过spi读取寄存器，静电后cfr1，cfr2，cfr3这三个寄存器复位成默认值，其他step，range等寄存器保持不变。重新配置寄存器，ad9910输出恢复，我想知道静电影响了芯片的哪个位置或者引脚让cfr寄存器复位

ADL5961上电120mA，后面按照上电顺序给电，下发命令没响应。设置IGAIN后回读寄存器为全0，帮忙看看是什么原因？

JimHuang — Tue, 23 Dec 2025 03:42:59 GMT

ADL5961上电120mA，后面按照上电顺序给电，下发命令没响应。设置IGAIN后回读寄存器为全0，帮忙看看是什么原因？

AD9528 同步脉冲请求问题

wuwuwusan — Wed, 17 Dec 2025 03:38:38 GMT

您好我这里在配置9528时出现了一个问题。

目前配置方式是通过SPI直接写寄存器地址来完成配置

出现这样一个问题同步脉冲的触发方式目前为 SPI控制我这里改写寄存器403的 bit0 是没有同步脉冲发出的？这是什么原因导致的？

测试环节：

1.在初始化配置是直接将 BIT0 置1 无同步脉冲

2.先将所有寄存器进行配置（本次配置时bit0 为0）然后进行io更新。更新后，重新配置寄存器403 （本次将bit0置1）然后再次寄存器更新无同步脉冲

undefined

DXXCCN — Fri, 12 Dec 2025 05:04:15 GMT

你好，我使用AD9910进行多片同步，采用ADCLK854进行系统时钟分发差分晶振经过ADCLK854处理的时钟信号，同时采用ADCLK854进行同步的STNC-OUT信号的分发，时钟信号正常，SYNC-OUT输出正常，频率62.5MHz左右，但是接入主片，从片，一直显示无效电平状态，那个同步引脚一直为高，请帮忙提供下技术支持。

DDS AD9910

DXXCCN — Fri, 12 Dec 2025 04:55:29 GMT

你好，我使用AD9910进行多片同步，采用ADCLK854进行时钟分配，采用D触发器进行同步触发，系统采用40MHz晶振进行提供，通过分配器分发给9910，现在波形输出正常，有62.5MHz的同步信号输出，SYNC-CLK有250MHz的波形输出，但是一直显示未收到有效信号，同步引脚一直为高，请问我要怎么解决？

ad9528/ad9510测试板

QingGuang233 — Wed, 19 Nov 2025 06:30:45 GMT

我需要对ad9528/ad9510进行初步测试，ad9528只需要测试其pll2和时钟分配功能，ad9510只需要测试其时钟分配功能，具体原理图如图

假设其余元件（有源晶振和电源）工作良好，这个测试板是否有致命缺陷？因为在尝试焊接后接电，ad9528出现明显发热到40+℃的情况，我想排除原理图问题

ad9528 spi not respone

oldeng — Mon, 17 Nov 2025 19:47:59 GMT

I have design a pcb use ad9528 to generate jesd204b clock for adrv9009. the schemtic is basiclly same as zcu102 and adrv9009 eval board.

I try NO-OS sample of ADRV9009 .It exited at read device id .

I have check the spi signal sended by xczu15eg, the waveform look ok.but ad9528 not respone .

can ad9528 spi with no crystal??

because I found my crstal is weied.

the out signal looks like a lvds with 1.5v common voltage

the out_n is not a lvds signal with 0 common voltage

I notice ad9528 crystal need cmos or lvds input

I think this crystal is not a valid cmos or lvds signal...

so: can ad9528 spi respone with no crystal???

时钟管理芯片AD9517-4使用咨询

cp3kuo — Fri, 14 Nov 2025 07:01:02 GMT

请教AD9517-4使用问题：

AD9517-4的out4~7即可以配置成lvds输出，也可以配置成cmos输出；

我在使用时，可以把out4与out5配置为lvd输出，另把out6与out7配置为cmos输出吗？

感谢~

AD9548 的参考输入REFA 单端输入的功率大小？8dBm 的10MHZ 信号可以吗

Bing2510 — Mon, 03 Nov 2025 06:52:08 GMT

AD9548 的参考输入REFA 单端输入的功率大小？8dBm 的10MHZ 信号可以吗

AD9528 NVM

QingGuang233 — Mon, 13 Oct 2025 08:07:36 GMT

AD9528里有FLASH或者ROM能保存所有的寄存器设置吗？

ADF4368 使用EZSYNC同步问题

chenfei123 — Tue, 09 Sep 2025 15:32:18 GMT

各位专家，你们好，我最近的项目中用到了ADF4368,现在需要同步两片ADF4368。我采用了手册中推荐的EZSYNC同步的方法，通过各器件SPI产生同步脉冲，然后同时给各器件发送参考时钟来同步，以下是我的同步操作步骤和相关寄存器配置值：
1、0x2A地址bit 4写入0x0（目的是打开同步使能）
2、0x1F 地址bit 7写入0x0
3、0x1F 地址bit 7写入0x1
4、 0x1F 地址bit 7写入0x0（步骤2、3、4目的是通过SPI产生同步脉冲）
5、同时给两片ADF4368发送边沿对齐的参考时钟
6、0x2A 地址bit 4写入0x1（目的是关闭同步使能）
我按上述步骤执行后发现两片4368输出并未同步。我已经确认过输入参考时钟是完全对齐的，并且同时发送到两片4368，所以我想知道我的同步操作步骤是否正确，如果不对，正确的EZSYNC同步操作应该是怎样的，谢谢指导。

AD9954可以设置成突发模式吗

yyz1988 — Mon, 01 Sep 2025 08:06:21 GMT

想让AD9954输出一个突发波形，频率20M，通过一个引脚触发输出连续100个时钟周期的正弦波后就停止输出，如何设置呢，如果不能设置，有没有其他可以用的DDS芯片来实现这个功能呢，谢谢

I want AD9954 to output a burst waveform with a frequency of 20M. After triggering through a pin，it will output a sine wave for 100 consecutive clock cycles , then the output stop. How to set it? If it cannot be set, are there any other DDS chips that can be used to achieve this function? Thank you

AD9545芯片应用问题

hello_bug — Fri, 29 Aug 2025 07:11:12 GMT

想使用AD9545来创建时钟驯服的应用。

打算将卫星接收模组的1PPS脉冲信号接入到AD9545，同时将外部恒温晶振OCXO的频率输出接入AD9545，由AD9545内部生成的1PPS与卫星1PPS上升沿比较，测出相位差；再由AD9545自行根据相位差，通过内部DAC输出调节电压给外部OCXO，以微调频率。上述过程不断进行，进行OCXO时钟驯服。

想确认的就是AD9545是否自带1PPS和外部OCXO的频率输入和相位差比较，内部是否继承了DAC，通过相位差直接控制DAC输出给外部OCXO。从数据手册上，没看到有DAC输出引脚的说明。

AD9912 输出杂散问题

chenfei123 — Mon, 25 Aug 2025 13:58:08 GMT

我在使用AD9912时遇到输出杂散的问题：我给AD9912的输入参考时钟为1GHZ，器件disable时钟PLL功能，配置输出单频信号，例如手册中的201.1Mhz时从频谱仪上看500Khz窄带宽内杂散很少，并且幅度很小，SFDR能做到-90dbc。但是配置其它频点，例如200.001Mhz时，在500khz窄带宽内增加了很多杂散信号，SFDR只有-70dbc，这与手册中的指标相比差了很多，并且这些杂散均匀分布，各杂散频率间隔5khz，我不太清楚这是什么原因导致的。我试了很多输出频点，有一些频点信号窄带SFDR很好，有一些频点窄带SFDR则很差，并且杂散等频率间隔分布，请各位专家帮忙分析为什么会出现这种现象，是寄存器配置问题，还是dds输出相位截断导致的？谢谢。

UNDEFINED

chenfei123 — Thu, 21 Aug 2025 14:52:31 GMT

请问各位专家，我在使用AD9912时遇到一些问题，我给AD9912的输入参考时钟为1GHZ，内部没有使用PLL，配置AD9912输出100Mhz或者200Mhz等单频点时从频谱仪上看没有问题，杂散很少。但是设置输出一些其它的频率时，例如200.0001Mhz时，频谱仪上看到窄带内分布了很多的杂散点，SFDR只有60dbc,我不太清楚这是什么原因导致的，我验证了AD9910有同样的问题，请帮我分析可能的原因有哪些，是寄存器配置的问题还是AD9912的输出相位截断导致的？谢谢。

AD9910的同步差分输入，同步差分输出和16路并且信号输入的问题

JiangningDistrictNanjingCityJiangsuProvince — Mon, 18 Aug 2025 02:14:10 GMT

你好，

想问下几个小问题，谢谢

1.AD9910的SYNC_IN+、SYNC_IN-这2个LVDS输入时钟是否可以和FPGA的HP bank（1.8V供电）输出的LVDS时钟相连吗？

2.AD9910的SYNC_OUT+、SYNC_OUT-这2个LVDS输出时钟是否可以由FPGA的HP bank（1.8V供电）接受吗？

3.AD9910的D0~D15这16个LVDS输入信号是否可以和FPGA的HP bank（1.8V供电）输出的LVDS信号相连吗？

ADCLK925的输出问题

JiangningDistrictNanjingCityJiangsuProvince — Mon, 28 Jul 2025 01:20:13 GMT

你好，

规格书中如下的输出波形的测试条件中有条就是端接50ohm的电阻到1.3V，想问下这个端接50ohm的电阻到1.3V的电路是芯片本身自带的，还是需要使用者自己添加到芯片外围电路中的呢？

ADF4002+VCO压控晶振模式，通过REFIN输入不同频率，设置NR值，得到压控晶振输出固定为100MHz；现在REFIN输入不同频率有的能正常锁相，有的不能

tty2025 — Wed, 23 Jul 2025 09:43:39 GMT

ADF4002+VCO压控晶振模式，通过REFIN输入不同频率，设置NR值，得到压控晶振输出固定100MHz；现在REFIN输入1M、2M、4M、5M、10M、800K、500k、400K都能正常锁相；但在3M、6M、7M、9M、600K、700K、900K，还有其他M级频率为1.1M等有一位小数的频率都不能正常锁相。这里的N都取值1000，R取值也在范围内。还有个现象是在REFIN输入3M时，查看ADF4002（TSSOP）的14脚，指示是高，即已经锁住相位了（已经通过寄存器设置该位为Lock Detect），但实际波形并没有锁住。如下图：

以上两个图：第一个图，REFIN=3M时，压控晶振输出未能锁住相位；第二个图，REFIN=2M时，压控晶振输出正常，锁住了相位.

附录：3M时，ADF4002寄存器设置值 INITIALIZATION LATCH=322D93(HEX) FUNCTION LATCH=322C92(HEX) REFERENCE COUNTER LATCH=78(HEX) N COUNTER LATCH=3E801(HEX)

Digital and Analog Grounds of AD9106

hudianshequ — Fri, 18 Jul 2025 09:40:39 GMT

Hi ADI expert

The datasheet of AD9106 has avdd, dvdd, agnd, dgnd. In your evaluation board schematic - AD9106-ARDZ-ebz_schematic, there is no separation of digital and analog parts, common GND.

1. how to handle the digital and analog parts?

2. If need to separate, should CLKVDD/CLKGND refer to digital or analog ground?

Thanks

LTC6995 Rset编程问题

JackZhouRFPD — Fri, 11 Jul 2025 07:49:26 GMT

LTC6995 RSET引脚是否可以支持上电后通过可调电阻来调整频率？