Hi,
问题1:PLL无法lock
对应配置顺序如表所示
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顺序 |
w/r(1bit) |
w1 w0(2bits) |
addr(13bits) |
data(8bits) |
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1 |
0 |
00 |
0x000 |
0x99 |
|
2 |
1 |
00 |
0x003 |
（回读出来是0x01，SPI通路应该正常） |
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3 |
0 |
00 |
0x010 |
0x7D |
|
4 |
0 |
00 |
0x011 |
0x02 |
|
5 |
0 |
00 |
0x012 |
0x00 |
|
6 |
0 |
00 |
0x013 |
0x02 |
|
7 |
0 |
00 |
0x014 |
0x08 |
|
8 |
0 |
00 |
0x015 |
0x00 |
|
9 |
0 |
00 |
0x016 |
0x05 |
|
10 |
0 |
00 |
0x017 |
0x00 |
|
11 |
0 |
00 |
0x018 |
0x06 |
|
12 |
0 |
00 |
0x01C |
0x82 |
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13 |
0 |
00 |
0x1E1 |
0x02 |
|
14 |
0 |
00 |
0x232 |
0x01 |
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15 |
0 |
00 |
0x018 |
0x07 |
|
16 |
0 |
00 |
0x232 |
0x01 |
当前暂未配置输出端口相关配置寄存器，仅为验证PLL是否能锁定。
AD9516-0原理图
对应时钟芯片
AD9516_40M_1的示波器探测的结果图
问题2：无法通过REFMON管脚观测REFIN1 clk
想通过REFMON管脚，观察芯片REFIN1的时钟，REFMON接在FPGA3.3v的管脚上。目前FPGA能够通过REFMON管脚观测到，已正确选择REFIN1作为参考时钟且Status REF1 frequency是高电平，但是FPGA无法通过REFMON观测到REF1 clock的高低电平变化。
对应配置顺序如表所示
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顺序 |
w/r(1bit) |
w1 w0(2bits) |
addr(13bits) |
data(8bits) |
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1 |
0 |
00 |
0x000 |
0x99 |
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2 |
1 |
00 |
0x003 |
（回读出来是0x01，SPI通路应该正常） |
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3 |
0 |
00 |
0x01C |
0x82 |
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4 |
0 |
00 |
0x01B |
0x01 |
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5 |
0 |
00 |
0x232 |
0x01 |
