AD9518-3

你这里提到的外时钟模式是否是打算直接从CLK管脚输入高速时钟然后通过divider输出，相当于把9518-3当buffer/divider来使用？这里请检查你从CLK输入的时钟符合datasheet table的spec定义，具体建议：差分交流耦合，150mV~2V swing.

然后你后面提到的“只有配置外部输入时钟端口直连” 这个又指什么？是否是从REF输入时钟，然后配置为内部 VCO方式的PLL？

如果还需帮助，描述问题时请尽量详细的提供细节，而且表述明确以免引起理解歧义。

datasheet中描述的所有功能都支持，如果你这里的外时钟模式确实是指从CLK输入高速时钟，然后通过divider输出，那么这种方式是支持的, 详细请参考datasheet22页。

你这里提到的外时钟模式是否是打算直接从CLK管脚输入高速时钟然后通过divider输出，相当于把9518-3当buffer/divider来使用？这里请检查你从CLK输入的时钟符合datasheet table的spec定义，具体建议：差分交流耦合，150mV~2V swing.

然后你后面提到的“只有配置外部输入时钟端口直连” 这个又指什么？是否是从REF输入时钟，然后配置为内部 VCO方式的PLL？

如果还需帮助，描述问题时请尽量详细的提供细节，而且表述明确以免引起理解歧义。

datasheet中描述的所有功能都支持，如果你这里的外时钟模式确实是指从CLK输入高速时钟，然后通过divider输出，那么这种方式是支持的, 详细请参考datasheet22页。