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时钟与DDS
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参考时钟和输出时钟相位关系
Not Answered
26 days ago
AD4080在4MSPS连续采样时，后半段转换结果异常（3MSPS正常）
Not Answered
1 month ago
AD9516-0 PLL无法lock和无法通过REFMON管脚观测REFIN1 clk
Not Answered
2 months ago
ADL5961上电120mA，后面按照上电顺序给电，下发命令没响应。设置IGAIN后回读寄存器为全0，帮忙看看是什么原因？
Not Answered
7 months ago
AD9528 同步脉冲请求问题
Not Answered
7 months ago
该专区内容有关时钟与DDS的讨论和常见问题解答。 发帖前请阅读 Analog Devices EngineerZone 行为准则。
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by
Saymyname
时钟与DDS
Started
26 days ago
91
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参考时钟和输出时钟相位关系
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hi ： 我在使用HMC7044时，想要保持参考时钟和输出时钟的固定相位关系，但是测试发现，无论使用内部reseed还是外部sync来触发，均为实现固定相位关系。我在使用外部sync时，保持参考时钟与sync同源，且每次sync时，均可以观察到sync与参考时钟是固定相位关系，请帮我分析下，芯片内部架构是否能支持这种需求？
hmc7044
hardware
Clock ICs
clock and timing
相位关系
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91
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by
wangsq
时钟与DDS
Latest
1 month ago
by
mashimaro
286
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AD4080在4MSPS连续采样时，后半段转换结果异常（3MSPS正常）
0
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各位好，我在使用AD4080时遇到一个问题，想请教一下。 使用场景： 用AD4080对线性阵列信号做连续采样，每帧2048个点，CNV同步外部时钟。 配置： Normal模式（0x02=0x00，默认） 20位分辨率 CMOS CNV模式（CNV-接GND） SPI多通道模式（0x15=0x45） FIFO watermark设为2048（0x1E=0x0800） DCLK约1-2MHz读数据 问题： 3MSPS时完全正常 ，2048个点结果正确...
Analog to Digital Converters (ADCs)
AD4080
286
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by
JimHuang
时钟与DDS
Started
2 months ago
78
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AD9516-0 PLL无法lock和无法通过REFMON管脚观测REFIN1 clk
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Hi, 问题 1:PLL 无法 lock 对应配置顺序如表所示 顺序 w/r(1bit) w1 w0(2bits) addr(13bits) data(8bits) 1 0 00 0x000 0x99 2 1 00 0x003 （回读出来是0x01，SPI通路应该正常） ...
Clock ICs
clock and timing
78
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by
HAHA123321HA
时钟与DDS
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7 months ago
by
HAHA123321HA
777
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多片AD9914同步问题
+1
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现在我在使用三片AD9914进行SYNC_CLK的同步，我现在使用AD9513已经实现了三片SYNC_IN的同频同相，同时对三片芯片做了统一的DAC校准和IO_UPDATE，但是我没办法利用SYNCLK，因为他的驱动能力太弱了，现在的情况是我现在所做的步骤无法使我三片DDS的SYNC_CLK同步，请问可能是什么原因呢？如果我不拿SYNC_CLK做参考这个同步是可能的吗？ REF_CLK是ADF4377提供的2.8GHZ提供给三片AD9914。
clock and timing
dds
Direct Digital Synthesis (DDS)
ad9914
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HAHA123321HA
时钟与DDS
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7 months ago
by
YANAMIANNA
585
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AD9914上电波形小概率波形严重畸变
+1
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AD9914使用DRG模式进行IOUPDATE触发式的生成脉冲内线性扫频信号，但是上电波形十次可能有一次波形严重不正常，如图和时频。
clock and timing
dds
Direct Digital Synthesis (DDS)
ad9914
585
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by
JimHuang
时钟与DDS
Latest
7 months ago
by
JimHuang
419
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ADL5961上电120mA，后面按照上电顺序给电，下发命令没响应。设置IGAIN后回读寄存器为全0，帮忙看看是什么原因？
0
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ADL5961上电120mA，后面按照上电顺序给电，下发命令没响应。设置IGAIN后回读寄存器为全0，帮忙看看是什么原因？
419
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wuwuwusan
时钟与DDS
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7 months ago
by
Echen5
410
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AD9528 同步脉冲请求问题
0
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您好 我这里在配置9528时出现了一个问题 。 目前配置方式是通过SPI直接写寄存器地址来完成配置 出现这样一个问题 同步脉冲的触发方式目前为 SPI控制 我这里改写寄存器403的 bit0 是没有同步脉冲发出的？这是什么原因导致的？ 测试环节： 1.在初始化配置是 直接将 BIT0 置1 无同步脉冲 2.先将所有寄存器进行配置（本次配置时bit0 为0）然后进行io更新。 更新后，重新配置寄存器403 （本次将bit0置1）然后再次寄存器更新 无同步脉冲
Clock Generation Devices
Clock Generation and Distribution
software
ad9528
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Jesse__S
时钟与DDS
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8 months ago
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Jesse__S
680
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使用AD9954/3/2/1的ASF调节输出波形幅值时，会影响DAC的输出位数吗？
+1
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AD9954/ AD9953/AD9952/AD9951 有一个ASF(Amplitude scale factor)的14bit寄存器，可以调节输出波形的幅值，这里的幅值调节是否对AD9954内部14bitDAC的输出位数产生影响，是否还能保证在ASF修改为任意值时，DAC的输出位数都是14bit。如果修改ASF会影响DAC输出位数，那么有没有其他调节输出波形幅值的方法？
ad9954
Datasheet/Specs
clock and timing
dds
Direct Digital Synthesis (DDS)
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SGSD
时钟与DDS
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8 months ago
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YANAMIANNA
404
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AD9910
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我设计的ad9910电路板，放在机箱中机箱模块5v供电，机箱收到静电时ad9910的输出会归零，通过spi读取寄存器，静电后cfr1，cfr2，cfr3这三个寄存器复位成默认值，其他step，range等寄存器保持不变。重新配置寄存器，ad9910输出恢复，我想知道静电影响了芯片的哪个位置或者引脚让cfr寄存器复位
hardware
clock and timing
Direct Digital Synthesis (DDS)
ad9910
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DXXCCN
时钟与DDS
Started
9 months ago
222
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undefined
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你好，我使用AD9910进行多片同步，采用ADCLK854进行系统时钟分发差分晶振经过ADCLK854处理的时钟信号，同时采用ADCLK854进行同步的STNC-OUT信号的分发，时钟信号正常，SYNC-OUT输出正常，频率62.5MHz左右，但是接入主片，从片，一直显示无效电平状态，那个同步引脚一直为高，请帮忙提供下技术支持。
hardware
无效SYNC-IN信号
clock and timing
Clocks & Timers
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多片同步
Direct Digital Synthesis (DDS)
ad9910
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HAHA123321HA
时钟与DDS
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7 months ago
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YANAMIANNA
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AD9914上电波形小概率波形严重畸变
+1
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AD9914使用DRG模式进行IOUPDATE触发式的生成脉冲内线性扫频信号，但是上电波形十次可能有一次波形严重不正常，如图和时频。
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HAHA123321HA
时钟与DDS
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7 months ago
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HAHA123321HA
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多片AD9914同步问题
+1
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现在我在使用三片AD9914进行SYNC_CLK的同步，我现在使用AD9513已经实现了三片SYNC_IN的同频同相，同时对三片芯片做了统一的DAC校准和IO_UPDATE，但是我没办法利用SYNCLK，因为他的驱动能力太弱了，现在的情况是我现在所做的步骤无法使我三片DDS的SYNC_CLK同步，请问可能是什么原因呢？如果我不拿SYNC_CLK做参考这个同步是可能的吗？ REF_CLK是ADF4377提供的2.8GHZ提供给三片AD9914。
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Jesse__S
时钟与DDS
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8 months ago
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Jesse__S
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使用AD9954/3/2/1的ASF调节输出波形幅值时，会影响DAC的输出位数吗？
+1
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AD9954/ AD9953/AD9952/AD9951 有一个ASF(Amplitude scale factor)的14bit寄存器，可以调节输出波形的幅值，这里的幅值调节是否对AD9954内部14bitDAC的输出位数产生影响，是否还能保证在ASF修改为任意值时，DAC的输出位数都是14bit。如果修改ASF会影响DAC输出位数，那么有没有其他调节输出波形幅值的方法？
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clock and timing
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SGSD
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8 months ago
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YANAMIANNA
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AD9910
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我设计的ad9910电路板，放在机箱中机箱模块5v供电，机箱收到静电时ad9910的输出会归零，通过spi读取寄存器，静电后cfr1，cfr2，cfr3这三个寄存器复位成默认值，其他step，range等寄存器保持不变。重新配置寄存器，ad9910输出恢复，我想知道静电影响了芯片的哪个位置或者引脚让cfr寄存器复位
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clock and timing
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oldeng
时钟与DDS
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9 months ago
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oldeng
517
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ad9528 spi not respone
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I have design a pcb use ad9528 to generate jesd204b clock for adrv9009. the schemtic is basiclly same as zcu102 and adrv9009 eval board. I try NO-OS sample of ADRV9009 .It exited at read device id . I have check the spi signal sended by xczu15eg...
Clock Generation Devices
Clock Generation and Distribution
hardware
ad9528
Wideband Transceiver IC
RF Integrated Transceivers
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cp3kuo
时钟与DDS
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9 months ago
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Echen5
491
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时钟管理芯片AD9517-4使用咨询
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请教AD9517-4使用问题： AD9517-4的out4~7即可以配置成lvds输出，也可以配置成cmos输出； 我在使用时，可以把out4与out5配置为lvd输出，另把out6与out7配置为cmos输出吗？ 感谢~
Clock Generation and Distribution
491
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Bing2510
时钟与DDS
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10 months ago
by
Bing2510
523
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AD9548 的参考输入REFA 单端输入的功率大小？8dBm 的10MHZ 信号可以吗
0
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AD9548 的参考输入REFA 单端输入的功率大小？8dBm 的10MHZ 信号可以吗
Clock Generation and Distribution
Clock Synchronization
Clocks & Timers
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QingGuang233
时钟与DDS
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10 months ago
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Echen5
415
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AD9528 NVM
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AD9528里有FLASH或者ROM能保存所有的寄存器设置吗？
Clock Generation Devices
Clock Generation and Distribution
flash
ad9528
nvm
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yyz1988
时钟与DDS
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10 months ago
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YANAMIANNA
524
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AD9954可以设置成突发模式吗
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想让AD9954输出一个突发波形，频率20M，通过一个引脚触发输出连续100个时钟周期的正弦波后就停止输出，如何设置呢，如果不能设置，有没有其他可以用的DDS芯片来实现这个功能呢，谢谢 I want AD9954 to output a burst waveform with a frequency of 20M. After triggering through a pin，it will output a sine wave for 100 consecutive clock cycles...
ad9954
Datasheet/Specs
clock and timing
Clocks & Timers
Direct Digital Synthesis (DDS)
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524
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chenfei123
时钟与DDS
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11 months ago
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Echen5
641
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AD9912 输出杂散问题
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我在使用AD9912时遇到输出杂散的问题：我给AD9912的输入参考时钟为1GHZ，器件disable时钟PLL功能，配置输出单频信号，例如手册中的201.1Mhz时从频谱仪上看500Khz窄带宽内杂散很少，并且幅度很小，SFDR能做到-90dbc。但是配置其它频点，例如200.001Mhz时，在500khz窄带宽内增加了很多杂散信号，SFDR只有-70dbc，这与手册中的指标相比差了很多，并且这些杂散均匀分布，各杂散频率间隔5khz，我不太清楚这是什么原因导致的。我试了很多输出频点，有一些频点信号窄带SFDR很好...
hardware
clock and timing
ad9912
Clocks & Timers
Direct Digital Synthesis (DDS)
杂散
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