AD9361配置为2R2T-LVDS模式,全双工,接收和发送波形均正常,但是FPGA 内部的PLL时常失锁,通过调节0x006和0x007寄存器好像有影响,调节LVDS模式bias好像也有影响
AD9361配置为2R2T-LVDS模式,全双工,接收和发送波形均正常,但是FPGA 内部的PLL时常失锁,通过调节0x006和0x007寄存器好像有影响,调节LVDS模式bias好像也有影响
你的意思是把DATA_CLK当作时钟参考给PLL吗?为什么要这么用?
你的意思是把DATA_CLK当作时钟参考给PLL吗?为什么要这么用?