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信号线时序问题

Category: Hardware
Product Number: AD7768

AD7768的DCLK线的高低电平达不到数据手册上的要求的

tDclk/2<x<(tDclk/2)+5值,如果达到需求值的话,需要上下拉电平时长在5ns以内,但是实际的高低电平时长较长,这个问题会导致什么数据问题呢,如何解决

  • 高低时长不符合规格,应该会有偶发的读取错误情况发生。

    因为内部数据的读取严格按照时序执行,比如检查到dclk的一个上升沿,内部的输出数据寄存器就要挤出上一个数据,并将下一个数据推进来供主控进来读取,这需要时间,表现为dclk表现为高电平和低电平的时间,高低电平的维持时间也是内部数据寄存器动作切换需要的延时。如果不符合规范的话,估计也不会一直错,但是就担心偶发的且不能预测合适发生的数据错误。

    解决的话,拿就只能是从MCLK主时钟信号入手了,dclk来源于mclk. dclk一定的mclk出现问题了。mclk的问题,需要你检查mclk并提供更好mclk给ADC.