ADI的各位老师与论坛的各位同行们，你们好。
之前在@ALee687老师的指导下，我完成了一版较为完善的设计，放大器部分的电路与布线如下：
PCB为4层板，选用的芯片为LTC6268-10，布线中高亮部分为VREF电位的保护环，保护环包裹的即为信号输入路径。
同时在相邻层也有VREF电位的铺铜：
最终该设计在跨阻为20K，反馈电容达到0.15pF时达成稳定。输出噪声频谱如下：
在约50MHz的频率噪声达到一个顶峰。
为了更高的带宽，我在这一版的基础上进行修改：
限制带宽的因素是跨阻与反馈电容，限制反馈电容最小值的是总的输入电容。二极管本身的结电容为确定值，而我能够影响的输入电容部分为反相输入引脚与地的寄生电容Cin-；同相输入引脚也即保护环与地的寄生电容Cvref；两个输入引脚之间的寄生电容Ccm。由于该设计采用两个光电二极管，光电管的物理尺寸导致输入路径不得不具有相当的长度。
修正后的布线如下：
首先挖空了1-3层输入路径附近的地层，同相输入端、反相输入端参考离地平面的距离便由0.2mm提高到了1.6mm；同时减小了VREF铺铜的面积。同时底层的地平面在运放的输入输出引脚即相邻器件焊盘位置挖空。
我的预期是牺牲一部分噪声水平和抗干扰能力，换取更高的带宽，可现实给了我当头一棒，噪声水平确实略有上升，但带宽没有改善，反馈电容加到了足足0.5pF才稳定下来不再振荡，也就是说，经过我的一番操作，输入电容不降反升了？同时由于输入部分移除了大量铺铜，而输入路径又不可避免地具有一定长度，整个放大系统有了很强的天线效应，稍微靠近干扰源，输出就会出现大量毛刺与尖峰。很沮丧，感到不知所措。
此时的噪声频谱如下：
噪声尖峰变得更高了些，同时尖峰频率由50MHz移动到了150MHz。
同时还有一版作为对比的设计：
输入部分全部4层都挖空，结果大差不差，就是具有更夸张的天线效应。
请问真正正确的减小输入电容的布局布线应该是怎样的？
另外，目前设计中的偏压VREF没有采用推荐的低阻抗缓冲器，而是采用电阻分压，这样会有什么负面影响？会很严重吗？
