0x02000007	// R7
0x0000002B	// R11
0x0000000B	// R11
0x0018000D	// R13	// clock divider enabled for vco calibration
0x1D32A64A	// R10
0x2A20B929	// R9
0x40003E88	// R8
0x800FE520	// R0 
// delay of 10 microseconds
0x01640427	// R7	// clk1 = 1600; rdoubler = 1 (fpfd = 40 MHz) => fpfd/clk1 = 25 kHz
0x00000006	// R6	// frac_lsb = 0
0x025C6005	// R5	// int = 302; frac_msb = 768
0x00000004	// R4
0x01897803	// R3
0x00020502	// R2	// adc clk div = 40
0xFFF7FFE1	// R1
0x800FE720	// R0 
// delay of 1200 microseconds
0x800FE560	// R0
0x800FED60	// R0 
// delay of 500 microseconds
0x800FE5A0	// R0
0x800FF5A0	// R0 
// delay of 500 microseconds
0x00000011	// R17
0x0000000D	// R13	// clock divider off
0x004F000C	// R12
0x2800B929	// R9
0x01000427	// R7	// rdoubler = 1 (fpfd = 40 MHz); clk1 = 0 (ramp mode not used)
0x00000006	// R6	// frac_lsb = 0
0x025A8005	// R5	// int = 301; frac_msb = 1024
0x0189C803	// R3 	// muxout = ndiv/2 (optional write - may be useful for debug)